[发明专利]环型振荡器电路

说明书

技术领域

本发明是有关于一种环型振荡器电路，且特别是有关于一种具有时钟计数延迟线电路的数字控制环型振荡器电路。

背景技术

许多电子装置需要时钟程序用的振荡信号或时钟信号，以达成装置内的同步。随着电子装置变得更为复杂，因而产生能够用于低成本电子装置内的低成本时钟信号产生装置的需求。大部分的电子装置使用相位锁定回路以产生内部时钟信号。

一般而言，相位锁定回路(phase lock loop;PLL)由相位比较器(phase comparator)、回路滤波器(loop filter)以及压控振荡器(voltage control oscillator,VOC)组成。相位锁定回路或是数字锁定回路(digital phase lock loop,DPLL)都需要有个振荡器以产生时钟信号。其中，环型振荡器是一种简易又普遍的时钟信号产生器，传统的环型振荡器可由组合逻辑门延迟线电路来达到时间延迟的功能。例如，图1所示的已知的环型振荡器100。环型振荡器100包括奇数个延迟作用的反向器INV1串接而成的延迟线电路。若通过一组控制信号，来设定所串接的延迟线反向器的个数，亦即设定延迟单元的个数，即可改变其延迟时间，进而控制其振荡频率。一般而言，当延迟线包含较多个数的延迟单元时，其可提供时钟信号的振荡频率范围会较宽，但却也因包含较多的延迟单元，而使得其电路愈庞大、成本也愈高。

发明内容

本发明提出多种环型振荡器电路，有效增大其振荡出的频率范围。

本发明提出一种环型振荡器，包括时钟计数延迟器、信号传递同步器以及组合逻辑门延迟电路。时钟计数延迟器接收输入信号、时钟信号及第一延迟控制信号，并依据第一延迟控制信号及时钟信号延迟输入信号以产生第一延迟信号。信号传递同步器耦接时钟计数延迟器，接收输入信号，并依据输入信号的转态点来产生第二延迟信号。组合逻辑门延迟电路耦接信号传递同步器，接收第二延迟信号，依据第二延迟控制信号来延迟第二延迟信号以产生输出信号，其中，时钟计数延迟器接收输入信号的端点耦接至组合逻辑门延迟电路产生输出信号的端点。

本发明还提出一种环型振荡器，包括同步时钟计数延迟器以及组合逻辑门延迟电路。同步时钟计数延迟器接收输入信号以及延迟控制信号，并依据第一延迟控制信号及时钟信号延迟输入信号以产生第一延迟信号。组合逻辑门延迟电路接收第一延迟信号，并依据第二延迟控制信号将延迟信号延迟以产生输出信号，其中，同步时钟计数延迟器接收输入信号的端点耦接至组合逻辑门延迟电路产生输出信号的端点。

本发明更提出一种环型振荡器电路，包括时钟计数延迟器以及组合逻辑门延迟电路。时钟计数延迟器，接收输入信号、时钟信号及延迟控制信号，并依据延迟控制信号及时钟信号延迟输入信号以产生延迟信号。组合逻辑门延迟电路耦接时钟计数延迟器，接收延迟信号，依据延迟控制信号来延迟该延迟信号以产生输出信号，其中，时钟计数延迟器接收输入信号的端点耦接至组合逻辑门延迟电路产生输出信号的端点。

综上所述，本发明所提出的环型振荡器电路具有组合逻辑门延迟电路。此组合逻辑门延迟电路延迟线电路则具有利用时钟来计数延迟量的功能。通过利用时钟信号的周期为单位来设定组合逻辑门延迟电路延迟线电路所产生的延迟时间。藉此，不须使用过多的组合逻辑门延迟单元，即可轻易增大其振荡出的频率范围。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1所示的已知的环型振荡器100。

图2为本发明一实施例的环型振荡器电路200的示意图。

图3为本发明一实施例中输入信号In、时钟信号Tune_clk以及延迟信号In_ck_d时序图的一个例子。

图4为信号传递同步器220的实施方式的示意图。

图5为延伸图3所述的时序图的另一时序图。

图6绘示本发明实施例的组合逻辑门延迟电路230的实施方式。

图7绘示本发明另一实施例的环型振荡器700的示意图。

图8绘示本发明实施例的同步时钟计数延迟器710的一实施方式。

图9为本发明一实施例中波缘检测器820的示意图。

图10绘示本发明图7的环型振荡器700的动作波形图。

[主要元件标号说明]

100：环型振荡器 INV1：反向器

200、700：环型振荡电路 210：时钟计数延迟器

710：同步时钟计数延迟器 220：信号传递同步器