[发明专利]一种模块级电路网表仿真方法

说明书

技术领域

本发明涉及一种模块级电路网表仿真方法。

背景技术

随着数字IC规模加大,芯片面积也越来越大，而数字电路物理级网表仿真由于仿真对象时最底层的电路基本单元(比如反相器、与门、或门等),又加入了从实际电路版图中的延时信息计算，仿真运算量相当巨大，通常一个RTL仿真几分钟就可以仿真完的case，在网表仿真中常需要几天才能完成。所以网表仿真常常成为整个芯片验证过程中花费时间相当大的一个部分，而且网表仿真环境的搭建也较复杂,也许花费很多时间。如何减少整个芯片网表仿真耗费的时间，又十分巨大的意义。

如图1所示，目前芯片实现通常是整体实现,整个芯片抽取一个sdf,在网表仿真时每次都读入整个芯片网表进行仿真，耗时巨大。如图2所示，是当前技术的芯片实现流程示意图。其包括如下过程：首先读入芯片全部设计的RTL代码，综合产生芯片的整体网表，然后提取产生芯片的整体sdf文件，其产生的网表和sdf文件均用于网表的仿真。从该流程可以看出，芯片网表的仿真均是整体进行的，芯片整体网表后仿,仿真时间非常长;且芯片整体网表环境调试,任务不适合任务划分。

相对网表仿真,RTL仿真（就是程序仿真）由于仿真对象抽象,而且没有计算实际电路中的延时,仿真速度快很多,但是也因为没有包含实际电路中的延时不能反映真正最终芯片的工作情况。

发明内容

本发明要解决的技术问题，在于提供一种模块级电路网表仿真方法，减少每次仿真的网表数量,仿真速度高;搭建网表环境时可以多人分模块负责调试，搭建速度快；且可以直接基于RTL仿真环境修改,修改方便,工作量小。

本发明是这样实现的：一种模块级电路网表仿真方法，其包括RTL仿真流程和网表仿真流程；所述RTL仿真流程包括搭建RTL仿真平台步骤和基于该RTL仿真平台的RTL仿真步骤，通过RTL仿真步骤来保证RTL设计的正确性；所述网表仿真流程包括搭建网表仿真平台步骤和基于该网表仿真平台的网表仿真步骤，通过网表级仿真步骤来保证最终芯片电路的正确性；其中，所述网表仿真流程所用的延时信息是将待验证芯片所有模块进行单独的实现和延时信息抽取而得，所述网表仿真流程所用的网表仿真模块的sdf文件是在实际电路版图中单独抽取每个模块的延时信息而产生；且所述搭建网表仿真平台步骤是在所述RTL仿真平台的基础上对需要进行网表仿真的RTL模块替换为网表仿真模块，而保留其他RTL模块，并将延时信息加到网表仿真平台中的每个网表仿真模块的连线上。

进一步的，所述待验证芯片所有模块进行单独的实现过程中需设置模块接口属性为不许修改,以保留各模块之间的接口不被优化删减。

进一步的，所述搭建RTL仿真平台步骤包括：

步骤11、设计激励产生单元，并将激励产生单元连接到芯片的输入模块；

步骤12、放入待验证芯片的所有模块,在验证平台中连接所有模块，该模块即为RTL模块；

步骤13、设计结果收集检查单元,连接到待验证芯片的结果输出模块,用于收集仿真结果和检查仿真正确性；

所述搭建网表仿真平台步骤包括：

步骤21、在RTL仿真平台的基础上,将需要进行网表仿真的RTL模块替换为该模块的网表仿真模块；

步骤22、在所述网表仿真模块前连接一输入延时模型来模拟模块之间传输延时行为,以满足网表仿真的时序需求；

步骤23、准备好网表仿真模块的sdf文件,以供在仿真时用于给网表反标时序。

进一步的，所述步骤21中的将需要进行网表仿真的RTL模块替换为该模块的网表仿真模块是通过设计工具的转化来实现的，该设计工具是EDA公司synopsys的EDA工具中的Design_Compiler和Prime_Time两个工具,该Design_Compiler和Prime_Time两个工具分别实现RTL到网表的转化和sdf文件的提取。

本发明具有如下优点：本发明结合了两种仿真的特点,将所有芯片模块进行单独的实现和延时信息抽取，对需要验证的模块替换为网表，其他电路仍使用RTL，这样可以减少每次仿真的网表数量，大幅提高仿真速度,同时达到验证实际芯片运行电路的效果；可以直接基于RTL仿真环境修改，修改方便，工作量小；且搭建网表环境时可以多人分模块负责调试，加快搭建速度。

附图说明

下面参照附图结合实施例对本发明作进一步的说明。

图1为现有技术中的网表仿真平台的结构框图。

图2为现有技术中的芯片实现过程的流程图。