[发明专利]一种模块级电路网表仿真方法

权利要求书

1.一种模块级电路网表仿真方法，其特征在于：包括RTL仿真流程和网表仿真流程；

所述RTL仿真流程包括搭建RTL仿真平台步骤和基于该RTL仿真平台的RTL仿真步骤，通过RTL仿真步骤来保证RTL设计的正确性；

所述网表仿真流程包括搭建网表仿真平台步骤和基于该网表仿真平台的网表仿真步骤，通过网表级仿真步骤来保证最终芯片电路的正确性；

其中，所述网表仿真流程所用的延时信息是将待验证芯片所有模块进行单独的实现和延时信息抽取而得，所述网表仿真流程所用的网表仿真模块的sdf文件是在实际电路版图中单独抽取每个模块的延时信息而产生；且所述搭建网表仿真平台步骤是在所述RTL仿真平台的基础上对需要进行网表仿真的RTL模块替换为网表仿真模块，而保留其他RTL模块，并将延时信息加到网表仿真平台中的每个网表仿真模块的连线上。

2.根据权利要求1所述的一种模块级电路网表仿真方法，其特征在于：

所述待验证芯片所有模块进行单独的实现过程中需设置模块接口属性为不许修改,以保留各模块之间的接口不被优化删减。

3.根据权利要求1或2所述的一种模块级电路网表仿真方法，其特征在于：

所述搭建RTL仿真平台步骤包括：

步骤11、设计激励产生单元，并将激励产生单元连接到芯片的输入模块；

步骤12、放入待验证芯片的所有模块,在验证平台中连接所有模块，该模块即为RTL模块；

步骤13、设计结果收集检查单元,连接到待验证芯片的结果输出模块,用于收集仿真结果和检查仿真正确性；

所述搭建网表仿真平台步骤包括：

步骤21、在RTL仿真平台的基础上,将需要进行网表仿真的RTL模块替换为该模块的网表仿真模块；

步骤22、在所述网表仿真模块前连接一输入延时模型来模拟模块之间传输延时行为,以满足网表仿真的时序需求；

步骤23、准备好网表仿真模块的sdf文件,以供在仿真时用于给网表反标时序。

4.根据权利要求1所述的一种模块级电路网表仿真方法，其特征在于：

所述步骤21中的将需要进行网表仿真的RTL模块替换为该模块的网表仿真模块是通过设计工具的转化来实现的，该设计工具是EDA公司synopsys的EDA工具中的Design_Compiler和Prime_Time两个工具,该Design_Compiler和Prime_Time两个工具分别实现RTL到网表的转化和sdf文件的提取。