[发明专利]一种无效时钟路径检查的方法有效
| 申请号： | 201310080102.4 | 申请日： | 2013-03-14 |
| 公开（公告）号： | CN104050304B | 公开（公告）日： | 2017-08-11 |
| 发明（设计）人： | 董森华;刘毅;汪燕芳;牛飞飞 | 申请（专利权）人： | 北京华大九天软件有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100102 北京*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 无效 时钟 路径 检查 方法 | ||
【权利要求书】：
1.一种无效时钟路径检查的方法，涉及到EDA设计工具，其特征在于，所述方法包括以下步骤:
(1)根据电路单元库文件、电路网表文件和定义时钟和时延约束的文件，打开EDA时钟工具，显示时钟系统结构；
(2)支持再聚合结构的查询时，通过查找再聚合结构，判断其分支是否通过触发器单元，如果通过触发器单元的分支连接到门控时钟的使能端，且门控时钟后定义有派生时钟，则认为这条分支是无效时钟路径；
(3)不支持再聚合结构的查询时，从派生时钟定义点出发，如果回溯到主时钟定义点有多条路径分支，且某条路径经过了门控时钟和触发器单元，则认为这条分支是无效时钟路径；
(4)在无效时钟路径的门控时钟使能端节点上设置忽略属性。
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