[发明专利]一种采用应力接近技术的晶体管的制作方法

说明书

技术领域

本发明属于半导体领域，特别是涉及一种采用应力接近技术的晶体管的制作方法。 

背景技术

根据国际半导体技术发展蓝图(international technology roadmap for semiconductor，ITRS)，CMOS技术将于2009年进入32nm技术节点.然而,在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题。为了跨越尺寸缩小所带来的这些障碍，要求把最先进的工艺技术整合到产品制造过程中。根据现有的发展趋势，可能被引入到32nm节点的新的技术应用，涉及如下几个方面：浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质(metal/high-k，MHK)栅结构、超浅结(ultra-shallow junction，USJ)以及其他应变增强工程的方法，包括应力邻近效应(stress proximity effect，SPT)、双重应力衬里技术(dualstress liner，DSL)、应变记忆技术(stress memorization technique，SMT)、STI和PMD的高深宽比工艺(high aspect ratio process，HARP)、采用选择外延生长(selective epitaxial growth，SEG)的嵌入SiGe(pFET)和SiC(nFET)源漏技术、中端(middle of line，MOL)和后端工艺(back-end of line，BEOL)中的金属化以及超低k介质(ultra low-k，ULK)集成等。 

对于45nm节点以下的先进技术，应力工程是性能增强的最重要的项目之一。应力接近技术（SPT），可以通过对NMOS沟道添加应力达到提高晶体管性能的目的。 

然而，现有的应力接近技术，在制作过程中的结构如图1所示，该晶体管包括一个NMOS和一个PMOS，多晶硅栅侧壁具有SiN偏墙、SiO₂侧墙及SiN侧墙，表面具有一层较厚的SiN硬膜，NMOS及PMOS的源漏区表面具有金属硅化物、PMOS的源漏区为SiGe填充层，PMOS与NMOS之间具有隔离沟道。应力接近技术需要去除所述SiN侧墙以及SiN硬膜，通常的方法有干法刻蚀和湿法腐蚀两种。 

由于所述SiN硬膜必须完全去除，但是，由于SiN硬膜的厚度较大，很难通过化学机械抛光法CMP工艺去除，如图5～图6所示，因而，SiN硬膜的去除工艺一般为干法刻蚀或湿法腐蚀工艺两种。采用干法刻蚀去除时可能出现两种问题，第一种是，干法刻蚀的量不足导致所述SiN硬膜没被完全去除，这会大大增加后续工艺的难度,均匀性和稳定性，增加工艺成本，如图2所示；第二种是，干法刻蚀的量足够或者过量，此时，会对所述金属硅化物造成损伤，同时，多晶硅栅也可能被刻蚀掉一部分，这样会影响晶体管的性能，降低产品的良率，如图3所示。采用湿法腐蚀出现的问题跟干法刻蚀相似，进一步的是，湿法腐蚀过量可 能会导致PMOS管中的SiGe层被腐蚀，导致晶体管失效，如图4所示。 

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种采用应力接近技术的晶体管的制作方法，用于解决现有技术中SiN硬膜不能被完全去除或在完全去除时会造成晶体管其它部件被损伤的问题。 

为实现上述目的及其他相关目的，本发明提供一种采用应力接近技术的晶体管的制作方法，所述制作方法至少包括以下步骤： 

1）形成第一结构的晶体管，至少包括一个NMOS和一个PMOS，所述NMOS包括源区、漏区、多晶硅栅、以及形成于所述源、漏区表面的金属硅化物；所述PMOS包括源区、漏区、多晶硅栅、以及形成于所述源、漏区表面的金属硅化物，所述PMOS的源、漏区为SiGe填充层；其中，所述多晶硅栅的侧壁依次结合有SiN偏墙、SiO₂侧墙及SiN侧墙，表面结合有SiN硬膜； 

2）于所述第一结构的晶体管表面形成覆盖所述多晶硅栅和半导体衬底的旋涂层； 

3）干法回刻所述旋涂层直至露出所述多晶硅栅SiN硬膜，使此时所述旋涂层的高度高于、类似于或者略低于SiN硬膜高度； 

4）采用湿法腐蚀法去除所述SiN硬膜和全部或部分侧墙； 

5）去除所述旋涂层。 

作为本发明的采用应力接近技术的晶体管的制作方法的一种优选方案，还包括以下步骤： 

6）于晶体管表面依次形成层间电介质SiN层及SiO₂层； 

7）采用化学机械抛光法进行抛光，直至露出所述多晶硅栅。