[发明专利]基于wishbone总线实现主与主、从与从通信的片上系统和方法有效

专利信息
申请号: 201310079418.1 申请日: 2013-03-13
公开(公告)号: CN103218337A 公开(公告)日: 2013-07-24
发明(设计)人: 袁东明;杨学斌;刘元安;胡鹤飞;冉静 申请(专利权)人: 北京安拓思科技有限责任公司
主分类号: G06F13/40 分类号: G06F13/40
代理公司: 北京德琦知识产权代理有限公司 11018 代理人: 夏宪富
地址: 100088 北京市*** 国省代码: 北京;11
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摘要:
搜索关键词: 基于 wishbone 总线 实现 通信 系统 方法
【权利要求书】:

1.一种基于wishbone总线实现主模块与主模块、从模块与从模块通信的片上系统,设有标准wishbone总线;其特征在于:该片上系统除了对连接所述wishbone总线的原有各个主模块和从模块进行改进以外,还增设下述两个模块:

专用交换从模块,负责在主模块与主模块通信时,暂存源主模块发送的包括控制信息、有效数据和结束信号的通信数据,并根据控制信息中的目的主模块地址和通信数据字长分别确认目的主模块和将该通信数据存储于目的主模块在存储单元中对应的存储空间内;且当存储单元存有多个目的主模块的通信数据需要发送时,藉由中断单元的仲裁而对优先级最高的目的主模块产生中断申请;当通信数据被目的主模块读取完毕后,就清空该目的主模块对应的存储空间,以供后续通信数据写入;设有:控制、存储、中断申请和接口共四个单元;

专用交换主模块,负责在从模块与从模块通信时,接收源从模块的中断申请,并对多个中断申请进行仲裁,响应优先级最高的从模块:先读取和缓存源从模块中的通信数据的控制信息,以便通过控制信息中的通信数据字长读取全部通信数据,并通过目的从模块地址确定转发目标;在完成通信数据的读取后,向目的从模块写入缓存的通信数据;设有:控制、缓存、中断接收和接口共四个单元;

所述主模块和从模块的改进是各自分别增添发送与接收数据的状态判断模块,以便该主模块和从模块能够分别按照各自设定的协议规则发送通信数据;并对接收的通信数据根据设定的协议规则进行解析,以获取其中的有效数据。

2.根据权利要求1所述的片上系统,其特征在于:所述通信数据是由顺序发送的控制信息、有效数据和结束信号所组成,其中,控制信息包括源模块地址和目的模块地址、通信数据字节长度、通信类型和保留备用的字段。

3.根据权利要求1所述的片上系统,其特征在于:所述专用交换从模块中的四个单元功能如下:

控制单元,用于源主模块发送通信数据时,对首先发送的控制信息进行解析,以便根据目的主模块地址和通信数据字长接收全部通信数据,并将其存储到相应的存储空间;当目的主模块读取完所有通信数据后,就将该存储空间的首地址所对应存储单元中的内容赋值为结束信号,以表明该存储空间为空闲,能够用于写入下一次通信数据;

存储单元,用于缓存源主模块发送的通信数据,且为每个目的主模块分别划出各自独立固定的存储空间;并实时监测各存储空间内是否缓存有未发送的通信数据;若有,则将该通信数据对应的目的主模块地址发送给中断申请单元;

中断申请单元,负责接收存储单元发送的需要传输通信数据的目的主模块地址,并根据这些主模块的优先级进行仲裁、产生中断申请信号,同一时间只对优先级最高的主模块产生中断申请信号;

接口单元,负责在wishbone总线端对通信数据按时序规则进行读写,同时将接收的通信数据发送给控制单元、存储于目的主模块对应的存储空间中;或者接收控制单元的通信数据,以供被主模块读取。

4.根据权利要求1所述的片上系统,其特征在于:所述专用交换主模块中的四个单元功能如下:

中断接收单元,负责接收各源从模块的中断申请,并执行优先级仲裁,对优先级最高的源从模块的申请作出响应,以使控制单元读取该源从模块的通信数据;

控制单元,负责藉由中断接收单元发送的源从模块地址读取通信数据时,对首先读取的控制信息进行解析,以便根据通信数据字长完成剩余通信数据的读取,并将其存储于缓存单元;再在读取全部通信数据后,根据目的从模块地址确定的转发目标,将缓存单元中的通信数据通过接口单元发送给目的从模块;

缓存单元,负责在控制单元的控制下,缓存由接口单元读取的源从模块中的通信数据;

接口单元,负责在wishbone总线端对通信数据按时序规则进行发送或接收,同时将接收的通信数据发送给控制单元,或者接收控制单元的通信数据,再转发给目的从模块。

5.根据权利要求1所述的片上系统,其特征在于:所述专用交换从模块中的存储单元存储通信数据的方式有两种:

第一种是分段式存储:为各主模块分配一段固定存储空间,根据控制信号中的目的主模块地址将发送给不同主模块的通信数据存入各自相应空间内;

第二种是队列式存储:将所有需要转发的通信数据按照读写顺序缓存于先入先出FIFO堆栈,但需记录每组通信数据的控制信息中的目的主模块地址,用于产生中断申请,直到FIFO堆栈中所有数据被发送完毕。

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