[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体器件制造方法领域，特别地，涉及一种形成具有高迁移率沟道材料的FinFET器件制造方法。

背景技术

近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。

FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinFET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。

除了器件结构，半导体器件的等比例缩小，对半导体材料也提出了更高的要求。目前，主流FinFET多采用硅作为鳍片材料，也即器件沟道材料为硅，而硅的载流子迁移率并不能完全满足高速IC的要求。高迁移率半导体材料，指的是载流子(电子和/或空穴)迁移率超过硅的半导体材料。常见的包括Ge，SiGe，GaAs，InAs等。其中，Ge的晶格常数与Si接近，可以实现与现有的硅衬底的集成。然而，如何利用现有的常规半导体工艺形成高迁移率半导体材料的鳍片以及具有高迁移率沟道材料的FinFET，是研究人员目前所面对的问题。

发明内容

本发明提供了一种与现有工艺兼容的方法，可以方便地在硅衬底上形成高迁移率半导体材料的鳍片，并在此基础上形成具有高迁移率沟道材料的FinFET器件。具体采用了外延技术，在硅衬底上形成高迁移率半导体材料的鳍片。

根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于制造FinFET器件，其中，包括如下步骤：

提供衬底；

在所述衬底上依次形成第一绝缘层和第二绝缘层；

在所述第二绝缘层上形成硬掩模层；

在所述硬掩模层上形成图案化的光刻胶层；

以所述图案化的光刻胶层为掩模，依次刻蚀所述硬掩模层、所述第二绝缘层和所述第一绝缘层，形成暴露出所述衬底表面的沟槽；

去除所述图案化的光刻胶层和所述硬掩模层；

采用外延工艺，在所述沟槽中填充高迁移率半导体材料；

去除所述第二绝缘层，以使填充在所述沟槽中的所述高迁移率半导体材料成为FinFET的鳍片。

其中，所述衬底为单晶体硅衬底；所述第一绝缘层的材料为二氧化硅，其厚度为40-60nm；所述第二绝缘层的材料为氮化硅，其厚度为30-50nm；所述硬掩模层的材料包括α-Si、SiC，具有单层结构或多层结构；所述高迁移率半导体材料为Ge或SiGe。

其中，在所述沟槽中填充高迁移率半导体材料之后，进行CMP、离子轰击或者干法刻蚀工艺，去除多余的所述高迁移率半导体材料。

本发明的优点在于：采用外延工艺，形成了用于FinFET鳍片的高迁移率半导体材料，其中，外延沟槽在第一绝缘层和第二绝缘层中形成，一方面利用第一绝缘层构成了FinFET的隔离结构，另一方面利用第二绝缘层精确限定了鳍片高度，并且，整个工艺与现有工艺完全兼容，由此获得的高迁移率半导体材料鳍片可以被用于高速器件中。

附图说明

图1-7本发明的半导体器件制造方法流程及其结构示意图。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

本发明提供一种半导体器件制造方法，使用外延方法形成FinFET的高迁移率半导体材料鳍片，其制造流程参见附图1-7。