[发明专利]用于低功率应用的MCML保留触发器/锁存器

说明书

技术领域

本发明总的来说涉及半导体领域，更具体地，涉及用于低功率应用的MCML保留触发器/锁存器。

背景技术

在集成电路(IC)内利用逻辑应用的金属氧化物(MOS)电流模逻辑(MCML)部件提供了高性能、低功耗以及高频来替代互补金属氧化物(CMOS)部件。相对于现有半导体制造节点状态内的MCML逻辑电路，CMOS逻辑电路的电流消耗在CMOS逻辑器件的兆赫兹(GHz)范围内表现出更高的电流消耗，因此使MCML逻辑器件成为GHz范围内的IC应用的更优选择。

发明内容

根据本发明的一个方面，提供了一种保留触发器，包括：主锁存器，被配置为接收所述保留触发器的输入数据；从锁存器，被配置为接收主锁存器的中间输出数据；以及电源开关，分别连接至主锁存器或从锁存器，并且被配置为在保留触发器的断电模式期间响应断电信号禁止电流从恒流源流出，从而使主锁存器或从锁存器不产生功耗；其中，主锁存器和从锁存器分别被配置为根据输入至保留触发器的时钟信号的边沿接收或传输数据。

优选地，保留触发器进一步包括分别连接至从锁存器或主锁存器并且被配置为接收断电信号的下拉电路，在断电模式期间，断电信号引导下拉电路分别将时钟信号从从锁存器或主锁存器转移至地。

优选地，下拉电路进一步被配置为在断电模式期间使从锁存器或主锁存器以恒定的电压电平保持所存储的数据。

优选地，该保留触发器进一步包括金属氧化物半导体电流模逻辑触发器，其中，主锁存器被配置为接收差分输入数据并将差分中间输出数据传输至从锁存器，从锁存器被配置为传输来自保留触发器的差分输出数据，并且主锁存器和从锁存器被配置为根据输入至保留触发器的差分时钟信号的边沿接收或传输数据。

优选地，从锁存器或主锁存器进一步包括被配置为在断电模式器件以恒定的电压电平存储数据的交叉连接的晶体管。

优选地，保留触发器进一步包括连接至保留触发器的差分时钟信号输入并被配置为接收时钟信号和反相时钟信号的差分输入时钟缓冲器，建立从差分输入时钟缓冲器开始并被从锁存器接收的下拉路径，以及建立从差分输入时钟缓冲器开始并被从锁存器接收的上拉路径。

优选地，电源开关连接至差分输入时钟缓冲器的电源门并且被配置为响应第一断电信号分别同时禁止输入时钟缓冲器和主锁存器或从锁存器的功耗。

优选地，保留触发器进一步包括顺序级联的多个金属氧化物半导体电流模逻辑保留触发器，多个触发器的对应触发器的主锁存器都可通过单个电源开关断电。

优选地，电源开关连接至主锁存器并且下拉电路连接至从锁存器。

优选地，下拉电路连接至主锁存器并且电源开关连接至从锁存器。

根据本发明的又一方面，提供了一种保留锁存器，包括连接至输入保留锁存器的时钟信号并且被配置为接收断电信号的下拉电路，在断电模式期间，断电信号引导下拉电路将所述时钟信号从保留锁存器转移至地，并且下拉电路被进一步配置为使保留锁存器在断电模式期间以恒定的电压电保持所存储的数据。

优选地，保留锁存器进一步包括交叉连接的器件结构配置，交叉连接的器件结构配置进一步包括被配置为在断电模式期间存储输出数据的反馈回路。

根据本发明的又一方面，提供了一种使保留触发器上电和断电的方法，包括：在正常工作模式下操作芯片逻辑和寄存器，一个或多个输入寄存器响应时钟信号将输入数据传送到芯片逻辑部分，芯片逻辑处理输入数据，并且芯片逻辑部分将输出信号发送至一个或多个输出寄存器，其中输出寄存器包括保留触发器；以断电模式操作芯片逻辑和所述寄存器，包括在输出数据稳定后不考虑时钟电平启动断电信号，以在断电模式期间引导分别连接至保留输出数据的保留触发器的从锁存器或主锁存器的下拉电路，从而将时钟信号从从锁存器或主锁存器转移至地；由于在断电模式期间时钟电平保持恒定而在从锁存器或主锁存器中保留所述输出数据；禁止断电信号；以及使芯片逻辑和寄存器返回到正常工作模式。

优选地，该方法进一步包括启动断电信号以关闭分别连接至主锁存器或从锁存器的电源开关，电源开关被配置为在断电模式期间禁止电流从恒流源中流出以使主锁存器或从锁存器不产生功耗。

优选地，该方法进一步包括将电源开关连接至芯片逻辑，并且对电源开关进行配置以在断电模式使芯片逻辑不产生功耗。