[发明专利]用于低功率应用的MCML保留触发器/锁存器

权利要求书

1.一种保留触发器，其特征在于，包括：

主锁存器，被配置为接收所述保留触发器的输入数据；

从锁存器，被配置为接收所述主锁存器的中间输出数据；以及

电源开关，连接至所述主锁存器和所述从锁存器中的一个，并且被配置为在所述保留触发器的断电模式期间响应断电信号禁止电流从恒流源流出，从而使所述主锁存器和所述从锁存器中的所述一个不产生功耗；

其中，所述主锁存器和所述从锁存器分别被配置为根据输入至所述保留触发器的差分时钟信号的边沿接收或传输数据，所述差分时钟信号包括相互反相的第一时钟信号和第二时钟信号，

其中，所述保留触发器还包括连接至所述从锁存器和所述主锁存器中的另一个并且被配置为接收所述断电信号的下拉电路，在断电模式期间，所述断电信号引导所述下拉电路将所述差分时钟信号中的所述第一时钟信号或所述第二时钟信号从所述从锁存器和所述主锁存器中的所述另一个转移至地。

2.根据权利要求1所述的保留触发器，其特征在于，所述下拉电路进一步被配置为在断电模式期间使所述从锁存器和所述主锁存器中的所述另一个以恒定的电压电平保持所存储的数据。

3.根据权利要求2所述的保留触发器，其特征在于，进一步包括金属氧化物半导体电流模逻辑触发器，其中，所述主锁存器被配置为接收差分输入数据并将差分中间输出数据传输至所述从锁存器，所述从锁存器被配置为传输来自所述保留触发器的差分输出数据，并且所述主锁存器和所述从锁存器被配置为根据输入至所述保留触发器的差分时钟信号的边沿接收或传输数据。

4.根据权利要求3所述的保留触发器，其特征在于，所述从锁存器或所述主锁存器进一步包括被配置为在断电模式期间以恒定的电压电平存储数据的交叉连接的晶体管。

5.根据权利要求4所述的保留触发器，其特征在于，进一步包括差分输入时钟缓冲器，连接至所述保留触发器的所述差分时钟信号输入，并且被配置为接收所述第一时钟信号和所述第二时钟信号，建立从所述差分输入时钟缓冲器开始并被所述从锁存器接收的下拉路径，以及建立从所述差分输入时钟缓冲器开始并被所述从锁存器接收的上拉路径。

6.根据权利要求5所述的保留触发器，其特征在于，所述电源开关连接至所述差分输入时钟缓冲器的电源门并且被配置为响应第一断电信号同时禁止所述差分输入时钟缓冲器和所述主锁存器的功耗或同时禁止所述差分输入时钟缓冲器和所述从锁存器的功耗。

7.根据权利要求6所述的保留触发器，其特征在于，进一步包括顺序级联的多个金属氧化物半导体电流模逻辑保留触发器，所述多个金属氧化物半导体电流模逻辑保留触发器的每一个的主锁存器都可通过单个电源开关断电。

8.根据权利要求2所述的保留触发器，其特征在于，所述电源开关连接至所述主锁存器并且所述下拉电路连接至所述从锁存器。

9.根据权利要求2所述的保留触发器，其特征在于，所述下拉电路连接至所述主锁存器并且所述电源开关连接至所述从锁存器。

10.一种保留锁存器，其特征在于，包括连接至输入所述保留锁存器的时钟信号并且被配置为接收断电信号的下拉电路，在断电模式期间，所述断电信号引导所述下拉电路将所述时钟信号从所述保留锁存器转移至地，并且所述下拉电路被进一步配置为使所述保留锁存器在断电模式期间以恒定的电压电保持所存储的数据。

11.根据权利要求10所述的保留锁存器，其特征在于，进一步包括交叉连接的器件结构配置，所述交叉连接的器件结构配置进一步包括被配置为在断电模式期间存储输出数据的反馈回路。