[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种形成具有本征应力沟道层的MOS器件的方法。

背景技术

随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于所述器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在所述器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。

为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率的。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成具有沟槽的牺牲层；在所述沟槽中形成本征应力沟道层；在所述本征应力沟道层上依次形成栅极介电层和栅极材料层；去除所述牺牲层，以露出部分所述半导体衬底；在所述露出的半导体衬底上形成作为源/漏区的含硅材料层。

进一步，所述半导体衬底的构成材料为绝缘体上硅。

进一步，所述半导体衬底的表面晶向为<110>或<100>。

进一步，形成所述具有沟槽的牺牲层的工艺步骤包括：采用沉积工艺在所述半导体衬底上形成一牺牲层；在所述牺牲层上形成具有所述沟槽的图案的光刻胶层；采用蚀刻工艺在所述牺牲层中形成所述沟槽；采用灰化工艺去除所述光刻胶层。

进一步，所述牺牲层的构成材料包括氧化物或者氮化物。

进一步，所述本征应力沟道层由自下而上依次层叠的三层材料构成，其中，第一层的构成材料为掺杂碳、硼或磷的硅，第二层的构成材料为掺杂锗或锡的硅，第三层的构成材料为本征硅。

进一步，采用选择性外延生长工艺形成所述本征应力沟道层。

进一步，所述栅极介电层包括氮氧化物层或者高k介电层。

进一步，对于PMOS而言，所述含硅材料层为锗硅层；对于NMOS而言，所述含硅材料层为碳硅层。

进一步，采用选择性外延生长工艺形成所述含硅材料层。

进一步，还包括对所述含硅材料层进行掺杂的步骤。

进一步，采用离子注入工艺进行所述掺杂。

进一步，在外延生长形成所述含硅材料层时进行所述掺杂。

进一步，对于PMOS而言，所述掺杂的为磷离子；对于NMOS而言，所述掺杂的为硼离子。

进一步，所述掺杂的离子具有浓度梯度。

进一步，所述半导体器件为MOS器件。

本发明还提供一种半导体器件，包括：半导体衬底；形成在所述半导体衬底上的本征应力沟道层；依次形成在所述本征应力沟道层上的栅极介电层和栅极材料层；形成在所述本征应力沟道层两侧的作为源/漏区的含硅材料层。

进一步，所述本征应力沟道层由自下而上依次层叠的三层材料构成，其中，第一层的构成材料为掺杂碳、硼或磷的硅，第二层的构成材料为掺杂锗或锡的硅，第三层的构成材料为本征硅。

进一步，所述栅极介电层包括氮氧化物层或者高k介电层。

进一步，对于PMOS而言，所述含硅材料层为锗硅层；对于NMOS而言，所述含硅材料层为碳硅层。

根据本发明，可以形成具有本征应力沟道层的MOS器件，以进一步提升所述MOS器件的沟道载流子迁移率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1E为根据本发明示例性实施例的方法形成具有本征应力沟道层的MOS器件时依次实施各步骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例的方法形成具有本征应力沟道层的MOS器件的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。