[发明专利]一种基于可编程基本逻辑单元的数据移位寄存电路

说明书

技术领域

本发明属于电子电路设计领域，具体涉及一种基于可编程基本逻辑单元的数据移位寄存电路。

背景技术

可编程基本逻辑单元BLE(Basic Logic Element)是FPGA中最小的逻辑单元，它包含一个n(n≥2)输入的查找表LUT(Lookup Table)、一个触发器以及进位链和级联链等。由若干个BLE和控制逻辑互连构成FPGA的基本单元LC(Logic Cluster)。每个BLE包括一个带n输入的查找表和一个触发器，查找表由可配置的静态存储器(CSRAM)构成的函数发生器组成，用来快速实现组合逻辑，触发器用来实现时序逻辑。BLE的输出可以通过触发器寄存输出，也可以旁路直接输出。

BLE作为FPGA内部核心单元模块，具备三种基本工作模式如下：

1、常规模式下，BLE内部带n个输入的查找表可实现任意n输入函数的逻辑功能，对于更多输入变量的逻辑功能，则须用多个BLE级联对其进行扩展；

2、运算模式下完成1位全加/全减器；

3、加/减计数模式或者可清零计数模式下完成一位计数。

对于最终BLE工作于哪种基本模式和如何输出，由内部配置CSRAM和外部控制信号决定。

随着集成电路设计复杂度的不断提高，要求BLE不仅需要实现上述基本工作模式外，还需要提供分布式数据存储和数据移位寄存操作功能。目前，国外XILINX、ALTERA等可编程逻辑器件供应商掌握大量的FPGA开发技术，其中文献[1](Xilinx Corporation，“Virtex II Pro and Virtex II Pro X Platform FPGAs：Complete Data Sheet”，2005)中XILINX公司提出了一种具有移位寄存器功能的BLE结构，此外专利申请CN200810038576.1也提出了一种同时具有分布式数据存储和数据移位寄存操作功能的LE结构，但上述结构均需要一个产生两相非交叠时钟信号的时序电路。

本发明提出具有移位寄存器功能的BLE结构，该结构基于复用BLE内部的可配置CSRAM，同时只需要一个时钟信号即可以完成移位寄存器功能。

发明内容

为解决上述问题，本发明提出了一种基于可编程基本逻辑单元的数据移位电路，其包括：多个串联的移位寄存器单元，所述移位寄存器单元由两级串联的带门控开关缓冲器的可编程基本逻辑单元中的静态存储器构成，其中所述移位寄存器单元的数据输入端为第一级静态存储器的门控开关缓冲器的输入端；所述移位寄存器单元的数据输出端为第二级静态存储器的输出，所述移位寄存器单元的时钟端与第一级静态存储器的门控开关缓冲器的门控开关输入端直接相连，并与第二级静态存储器的门控开关缓冲器的门控开关输入端通过一反相器相连。

本发明还提出了一种基于可编程基本逻辑单元的数据移位电路，其包括：2ⁿ位移位寄存器、n输入查找表和配置信息存储块；

所述2ⁿ位移位寄存器包括串联的2ⁿ个移位寄存器单元，输入数据在该串联的2ⁿ个移位寄存器单元中逐位移动；

所述n输入查找表被配置成多路选择开关，其根据从配置信息存储模块输入的移位位数m选择输出第m个移位寄存器单元的输出数据；

所述配置信息存储模块，用于存储输入数据的移位位数m，其输出与n输入查找表的输出相连。

本发明还提出了一种由基于可编程基本逻辑单元的数据移位寄存器实现的数据移位方法，其中所述数据移位寄存器包括2ⁿ位移位寄存器、n输入查找表和配置信息存储块；该方法包括：

步骤1：在可编程基本逻辑单元的常规模式下，将n输入查找表配置成多路选择开关；

步骤2：输入数据串行输入到所述2ⁿ位移位寄存器的数据输入端，所述2ⁿ位移位寄存器包括串联的2ⁿ个移位寄存器单元，所述输入数据在时钟脉冲的作用下在所述串联的2ⁿ个移位寄存器单元中逐位移动；

步骤3：所述多路选择开关根据从配置信息存储模块输入的移位信息，选择第m个所述移位寄存器单元的输出数据，将其作为移位后的数据进行输出，其中所述移位信息为移位位数m。

本发明提出具有移位寄存器功能的BLE结构，该结构基于复用BLE内部的可配置CSRAM，同时只需要一个时钟信号即可以完成移位寄存器功能。

附图说明