[发明专利]应用FPGA实现ATE测试波形的Verilog编码方法

说明书

技术领域

本发明涉及半导体制造领域，特别是涉及一种应用FPGA实现ATE测试波形的Verilog编码方法。

背景技术

FPGA(现场可编程门阵列)通常用来进行电路设计验证或产品定制。由于其具有逻辑功能设计实现的强大能力，在测试领域，FPGA还被用来产生特定测试波形向量，以代替专业的测试系统实现一些测试应用。在代替ATE（自动测试设备）实现测试波形输出的应用中，需要通过硬件描述语言将ATE测试向量转换成FPGA设计输出。ATE向量波形具有基于时钟周期、周期间信号无逻辑关系的特点，采用传统的基于电路功能描述的FPGA硬件描述方法没有体现出与ATE向量格式对应的显性特征，导致verilog代码中对向量信号描述的可读性及可编辑性降低，给ATE向量转换的一致性检查和修改编辑带来困难，导致开发效率不高。

发明内容

本发明要解决的技术问题是提供一种应用FPGA实现ATE测试波形的Verilog编码方法，提高由ATE测试向量向FPGA设计实现转换的开发效率和开发灵活性，降低开发难度，节约开发所需时间，提高设计效率。

为解决上述技术问题本发明应用FPGA实现ATE测试波形的Verilog编码方法，采用task结构语句和Case条件语句，编码主体结构由向量周期信号描述集合区和向量输出列表区两部分组成，包括：

对ATE测试向量的周期向量进行分析，归类出一个基于周期种类的集合；

在verilog代码中的向量周期信号描述集合区，采用task结构语句对周期种类集合中的每种周期对应的信号行为进行具体描述，构建出向量周期信号描述集合，向量周期信号描述集合中的各个周期信号采用周期信号波形为特征的关键字作识别命名周期描述名；

对照ATE测试向量输出的周期时序关系，在verilog代码中，利用Case条件语句结构，以时钟周期数作为Case触发条件，以周期描述名作为条件选择内容，将周期描述名与指定时钟周期数进行关联，进一步构建出与ATE测试向量描述一一对应的向量输出列表；其中的指定时钟周期数，来自于ATE测试向量中各向量周期的时序先后关系，即ATE测试向量中的最早输出的周期内容对应的指定周期数为1，其后输出的周期内容对应的周期数则依照周期输出先后顺序依次为2，3，…,等等。其中，向量输出列表的每一行，包含周期数及周期描述名。

其中，所述向量周期信号描述集合包含ATE测试向量所有周期种类的描述，所述向量周期信号描述集合中的一项对应一种周期信号波形的具体描述。

其中，所述周期描述名与所描述的周期信号的波形特征具有显性表征的关联性，所述显性表征的关联性为所述向量输出列表中的周期描述名及指定时钟周期数组合与ATE测试向量中的周期向量及周期数组合具有一一对应关系。

其中，所述向量输出列表能通过格式转换程序工具由ATE测试向量转换获得。所述格式转换程序工具能由任意一种通用计算机语言开发实现，转换过程包括向量行周期数计算生成及使用字符替换、字符组合等方法得到Verilog语言格式的向量输出列表内容（上述转换工具为本领域常用技术不再赘述）。

本发明在Verilog代码描述中由于采用了Task结构化描述及Case条件结构的方法，非常方便地构建出了一个与ATE测试向量描述格式非常近似的向量列表描述电路行为主体，由于所述的向量列表又可以方便地利用格式转换工具由ATE测试向量转换而来，所以不管ATE测试向量的深度多长（即周期数多大）或如何变化，转换过程的自动化确保了转换的可靠性和高效性。所以针对一个集成电路产品的ATE波形FPGA转换开发的主要工作主要集中在向量周期信号集合区的代码描述上，即使用Task结构语句描述出该产品对应的一个信号周期内的所有信号的所有可能波形的集合，而这部分设计工作带来的工作量十分有限。而采用传统的FPGA代码设计方法，整个代码描述过程完全由设计者逐一手动输入，而且代码主体与ATE向量主体没有显性的关联性，导致当ATE向量内容发生改变时，相应的Verilog代码的修改非常不灵活并且容易出错，因此，使用传统方法来开发ATE向量波形转换的应用中，不管是设计过程还是调试过程都给开发者带来巨大工作量。这种工作量在使用FPGA进行新产品设计验证或产品定制设计中也许是可以承受的，但是对于ATE向量波形这类应用而言则是不可承受的。基于上述原因，在未采用本发明所述的技术方案前，开发一个ATE向量转PFGA的项目需要5天左右，而采用本方案后，只需要1天便能完成整个项目的工作，极大地提高了开发效率。

附图说明