[发明专利]逻辑器件及其MDIO数据发送方法

说明书

技术领域

本发明涉及通信技术，尤其涉及一种逻辑器件及其MDIO数据发送方法。

背景技术

MDIO（Management Data Input/Output，管理数据输入输出）接口总线由IEEE通过以太网标准IEEE802.3的若干条款加以定义，广泛应用于以太网通信。MDIO接口是一种双线串行接口，其包含2个管脚：MDC（Management Data Clock，管理数据时钟）时钟管脚和MDIO数据管脚。MDC时钟是MDIO数据管脚上传输的管理数据的时钟输入，最高速率可达8.3MHz。MDIO是管理数据的输入输出双向接口，数据是与MDC时钟同步的。换言之，MDIO接口包括MDC时钟线和MDIO数据线。

在主机与底层设备进行通信时，通常由逻辑器件，如FPGA（Field Programmable Gata Array，现场可编程门阵列）、PAL（Programmable Array Logic，可编程阵列逻辑）等在主机与底层设备之间实现MDIO接口到其它通信接口，比如SPI（Serial Peripheral Interface，串行外设接口）接口、IIC（Inter-Integrated Circuit，交互集成电路）接口、USB（Universal Serial Bus，通用串行总线）接口的转换。逻辑器件可以包括在线可编程的逻辑器件，也可包括固化为芯片的逻辑器件。

例如，图1示出通过FPGA实现主机与底层设备之间的通信：FPGA中的MDIO处理模块与主机通信通过MDIO接口总线通信：FPGA中的MDIO处理模块通过MDIO接口从主机接收数据，存入到RAM（Random Access Memory，随机访问存储器）中，FPGA中的SPI处理模块从RAM中获取数据通过SPI接口将数据发送到底层设备的单片机、CPU（Central Processing Unit，中央处理机）、或处理器；

或者，FPGA中的SPI处理模块通过SPI接口接收底层设备的单片机、CPU、或处理器发送的数据后，存入到RAM中，FPGA中的MDIO处理模块从RAM获取数据后再通过MDIO接口向主机发送。

MDIO接口在没有传输数据的空闲状态（IDLE）时，MDIO数据线处于高阻态；MDIO接口在进行数据传输时，MDIO数据线上传输的数据是与MDC时钟线上的MDC时钟信号同步的，即在一个MDC时钟周期内，MDIO数据线上同步传输1比特数据。比如，FPGA检测到MDIO接口的MDC时钟线上有10个MDC时钟，则根据这10个MDC时钟，FPGA可检测出MDIO接口的MDIO数据线上同步传输的10个比特的数据。也就是说，MDIO数据接收方可以根据每个MDC时钟同步接收MDIO数据线上传输的每比特数据。根据MDC时钟同步接收MDIO数据线上每比特数据的技术为本领域技术人员所熟知、常用的技术，此处不再进行详细介绍。

下面介绍一下MDIO数据线上传输的数据所遵循的MDIO接口的通信协议帧格式，如下表1所示：

表1

其中，基于MDIO协议的、在MDIO数据线上传输的一帧数据中通常包括64比特（bit），其中有：32比特的同步前导、2比特的起始标志、2比特的读取标志、5比特的物理地址、5比特的设备地址、2比特的转换标志和16比特的读/写数据或地址。

其中，32比特的同步前导为32比特的数据“1”，用以作为同步信号。

现有的逻辑器件向主机发送MDIO数据的方法如下：一般而言，主机作为MDIO通信的主方，逻辑器件作为MDIO通信的从方；MDC时钟由主方的主机提供。在主机需要从逻辑器件读取某些数据时，主机提供MDC时钟的同时，向逻辑器件发送读取请求；逻辑器件在接收到读取请求后，向主机返回相应地址的数据。事实上，主机发送的读取请求，以及逻辑器件返回的数据均包括在上述表1所示的一帧数据中，具体过程为：

主机提供MDC时钟，并发送32比特的同步前导、2比特的起始标志、2比特的读取标志、5比特的物理地址、5比特的设备地址、2比特的转换标志；其中，2比特的读取标志标识出此请求为读取数据的请求；逻辑器件在接收到主机发送的读取标志后，可以确认收到主机发送的读取请求，并根据接收的5比特的物理地址和5比特的设备地址将相应地址的数据缓存到buffer中作为主机需要读取的MDIO数据，以备后续向主机发送。

主机发送2比特的转换标志，以便于逻辑器件可以及时准备需要发送的MDIO数据，并起到为发送的数据提供同步信号的作用。