[发明专利]对基板表面做预先处理以进行金属沉积的工艺和集成系统

说明书

本申请是申请号为200780032409.X、申请日为2007年8月17日、发明名称为“对基板表面做预先处理以进行金属沉积的工艺和集成系统”的发明专利申请的分案申请。

背景技术

在半导体基板上，集成电路使用导电布线来连接独立的装置，或与外部的集成电路进行通信。通孔和导电沟槽使用的布线金属可能包括铝合金和铜。电迁移(EM)是金属布线过程中常见的一种可靠性问题，是由电子推动金属原子在电流方向移动引起的，移动速度取决于电流的密度。电迁移可能最终导致金属线变薄，从而使得电阻变高甚至金属线断裂。幸运的是，跟电源线或地线不同，集成电路上的所有的导电金属线的电流并不总是朝同一方向移动。然而，随着金属线越来越窄（在国际半导体技术蓝图（ITRS）中，每次科技进步线宽都要降低大概70%），电迁移的问题越来越严重了。

在铝线中，电迁移是一种体量现象（bulk phenomenon），可以通过掺入微量的掺质剂（例如铜）来很好的控制。然而，铜线中的电迁移是一种表层现象(surface phenomenon)。只要铜能够移动，这种现象就会发生，特别是在铜和其他金属的界面上，因为那里粘着性比较差。在今天的双嵌入工艺（dual-damascene process）中，这种情况最常发生在铜线的上方，那里通常与SiC扩散阻障层接触，但是也可能发生在铜/阻障界面上。在每一次向下个技术节点进步的过程中，随着电流密度的增大，问题变的更加严重了。

电迁移问题的解决方案，跟另一个常见的可靠性问题相关应力空穴（related stress voids）一样，变成了工艺集成的问题：优化沉积（例如，减少阻障层和种晶层的厚度），沉积前和沉积后的晶圆清洁，表面沟槽等。所有的措施，目标在于在层与层之间提供一种均匀的界面和良好的粘着性以减少原子迁移和空穴扩散。在双嵌入工艺中，沟槽和孔（用作触点和通孔）被刻入电介质中，然后用钽（Ta）、氮化钽（TaN）或两种膜的组合形成的阻障材料进行填充，然后进行铜种晶层的沉积、电镀铜、用CMP使铜平坦化，然后沉积电介质堆栈，例如SiC/低-k/SiC。因为当铜暴露于空气中时，表面会形成氧化物，所以在用SiC覆盖铜之前，需要进行CMP后的清洗和铜氧化物的去除，以保证铜和SiC间良好的粘着性。在沉积SiC前进行铜的氧化物的去除对于良好的电迁移性能和降低金属电阻是必须的。

近来，在SiC电介质层之前用CoWP，CoWB,CoWBP等钴合金覆盖层来覆盖铜，与用SiC覆盖铜相比，显示了良好的电迁移性。如图1所示，钴合金覆盖层20，30被沉积到铜层23，33上，并分别在电介质覆盖SiC层25，35下。钽或氮化钽层是图中的层24，34。钴合金层20，30增强了铜层23，33和SiC覆盖层25，35间的粘着性。钴合金层20，30还表现出一定的铜扩散阻障特性。利用非电性沉积，钴合金覆盖层可以选择性地沉积于铜上。然而，暴露于空气中的铜生成的薄薄的铜氧化物层可能抑制非电性沉积。而且，铜和电介质表面的污染物也可能引起与模式相关的镀层效应，包括与模式相关的钴合金的厚度，开始镀钴的“孵化”时间内的刻蚀引起的与模式相关的铜线的厚度部分损失。因此，控制工艺环境以限制（或控制）原生铜的氧化物的生长，并在沉积金属覆盖层例如钴合金之前，去除铜的氧化物和铜表面的有机污染物以及电介质上的有机和金属污染物非常重要。而且，为了减少模式相关的沉积差异，必须控制电介质表面以使其对不同模式密度结构的影响标准化。为了保证良好的界面粘着性和良好的电迁移特性，改变铜层23，33间，铜和阻障层33，34，23和24间的界面，和粘着性提升层（或金属覆盖层）例如钴合金覆盖层20，30间的界面变的非常关键。而且，随着金属布线变得越来越窄，物理气相沉积（PVD）阻障和种晶薄膜构成的金属布线的比重越来越大，这增加了有效阻抗，因而增加了电流密度。利用原子层沉积（ALD）层（TaN，Ru或其混合物）提供的保形步进覆盖和可接受的阻障特性，以及铜的非电性沉积工艺提供的保形种晶层，薄且保形的阻障和种晶层能减轻这种趋势。然而至今仍然没有生产出粘着于ALD TaN阻障膜的非电性沉积的铜的种晶层。

综上，有必要提供一种生产金属和金属间界面的系统和工艺，以提升电迁移性能，降低晶片电阻，并提升铜布线的界面间粘着性。

发明内容