[发明专利]一种传达与高速缓存相干性相关的信息的方法及系统

说明书

对相关申请案的交叉参考

本申请案主张由发明人吉恩·雅克勒克莱(Jean-Jacques Lecler)在2011年10月26日申请的，标题为“三信道高速缓存相干性套接字协议(A THREE-CHANNEL CACHE-COHERENCY SOCKET PROTOCOL)”的第61/551,917号美国临时申请案，以及由发明人吉恩·雅克勒克莱(Jean-Jacques Lecler)在2012年10月24日申请的，标题为“三信道高速缓存相干性套接字协议(A THREE-CHANNEL CACHE-COHERENCY SOCKET PROTOCOL)”的第13/659,781号美国非临时申请案的优先权和权利，所述申请案中的每一者并入本文中。

技术领域

本发明大体上涉及半导体技术领域，且更具体来说涉及具有高速缓存相干代理的芯片上系统。

背景技术

在存储器映射式系统中，例如CPU、GPU或其它代理的起始者通过在目标存储器中读取和写入数据字节而进行操作。一些代理被高度惩罚延时以能够实际存取其数据。接着，常见方法为使用数据的子集的本地暂时拷贝，称为高速缓冲存储器。系统中一出现高速缓冲存储器，系统必须确保无数据写入到存储器目标中，而一些此后过时数据仍驻留在所述高速缓冲存储器中。用以确保此性质的机制被称为高速缓存相干性。

在各种逻辑组件可由不同团队、潜在地在不同公司设计的系统中，形式化交换高速缓存相干性信息的方式是重要的。在芯片上系统中，以下协议包含高速缓存相干性：由 OCP国际伙伴推出的开放核心协议(OCP)3.0，以及由ARM推出的高级微控制器总线架构(AMBA)高级可扩展接口(AXI)相干性扩展(ACE)。在集成电路之间，已提议其它协议： FSB(前端总线，由因特尔(Intel)推出)、QPI(因特尔快速路径，由因特尔推出)和超传输(由超传输联盟推出)。

一股协议和特定高速缓存相干性协议对实施其的逻辑块具有直接或间接影响。所述影响包含如下方面和其它方面：

1)满足协议要求所要求的逻辑门的量

2)阻碍最大可达频率的此逻辑的复杂性

3)处理由横跨硅裸片展布各种代理所诱发的延迟的能力。

4)系统的架构性能。

5)设计故障的风险

发明内容

本发明为一种实施相干性的简化方法。其仅使用三个信道来实施的完全高速缓存相干套接字接口。其减少所要求的逻辑量。所述逻辑较简单，且因此所述逻辑可较快地运行。本发明可扩展以用于大型且物理上复杂的系统。其消除复杂相依性且借此改善架构性能。本发明也较简单，且借此减少设计故障的风险。总的来说，所揭示的本发明为较适合于芯片上系统内的连接性的现代芯片上网络实施方案的相干性协议。

附图说明

图1说明根据本发明的教示的在起始者与目标之间经由套接字通信的系统。

图2说明根据本发明的教示的具有三个信道的图1的系统。

图3说明根据本发明的教示的由起始者将请求发送到目标且随后由目标将响应发送到起始者的命令事务。

图4说明根据本发明的教示的由目标将请求发送到起始者且随后由起始者将响应发送到目标的干预事务。

图5说明根据本发明的教示的包含命令和干预的自干预，其中由相同包携带命令响应和干预请求。

图6说明根据本发明的教示的具有四个DSP的系统。

具体实施方式

现参看图1，展示系统10，其中起始者12经由套接字16连接到目标14以输送高速缓存相干性信息。在起始者12与目标14之间经由信道输送信息。信道为用于信息传送的单向接口，其中发送方可将信息发送到接收方，且接收方能够使发送方停止发送信息。

套接字16包括若干信道，起始者12为其中的一些信道充当发送方且目标14为其中的一些信道充当接收方，并且目标14为其中的一些信道充当发送方且起始者12为其中的一些信道充当接收方。信道的常见实施方案包括：

从发送方到接收方的数据信号，所述信号携带信息字；

从发送方到接收方的有效信号，其表示希望发送方输送信息字；和

从接收方到发送方的就绪信号，其表示接收方愿意接受信息字。

发送方和接收方两者都同意在断言有效信号和就绪信号两者时传送信息字。信道的其它实施方案是可能的，例如，其中接收方经由信用向发送方指示接受信息的能力的实施方案，或其中在相同物理导线上多路复用多个信道的实施方案。