[发明专利]具有突波消除的集成式锁相与倍增延迟锁定环路

说明书

技术领域

本发明一股来说针对于一种延迟锁定环路，且更具体来说，涉及一种具有突波消除的延迟锁定环路。

背景技术

图1图解说明现有技术倍增延迟锁定环路(MDLL)100。在DLL100中，参考时钟线101及反馈线103分别耦合到多路复用器(MUX)110的第一及第二输入中。MUX110的输出信号由选择器线105选择。MUX110的输出线耦合到具有串联耦合相位延迟元件122、124及126的延迟电路120中。

延迟电路120的输出为DLLOUT160。DLLOUT160耦合到除法器电路(除以M)150中。除法器电路150的输出耦合到相位检测器/电荷泵130的第一输入中。参考时钟线101还耦合到相位检测器/电荷泵130的第二输入中。相位检测器/电荷泵130的输出耦合到电容器140的阴极，电容器140的阳极耦合到接地。电容器140的阴极耦合到延迟元件160的信号输入。延迟电路160的延迟与跨越电容器140测量的电压成比例。

一股来说，MDLL100可用于通过采用除法器电路150来倍增参考源(即，参考时钟线101上的时钟信号)的频率。

MDLL胜过“锁相环路”(PLL)电路的主要优点为，在MDLL100内不对与“压控振荡器”相关联的噪声进行积分，且因此发生较低的“均方根”(RMS)抖动。

然而，MDLL100的缺点为，“静态相位偏移”抖动通常高于PLL。“静态相位偏移”一股可被界定为输入时钟信号(例如参考时钟线101上的输入时钟信号)的相位与DLLOUT160的对应相位之间的平均时间差。此静态相位偏移抖动可接着在MDLL100的输出处导致不合意的谐波，即，突波。

在现有技术中已采取针对减少“静态相位偏移”抖动的各种方法。一种方法为MDLL200的方法，例如在“具有-70dBc参考突波的01.8um CMOS中的基于DLL的可编程时钟倍增器(A DLL-Based Programmable Clock Multiplier in01.8um CMOS with-70dBc Reference Spur)”(P.C.毛利克(P.C.Maulik)等人，IEEE JSSC，第42卷，第I期，2007年8月)所描述。

在现有技术MDLL200中，取样与保持相位检测器260采用取样来帮助减少REF与FB路径之间的静态相位偏移。

而且，MDLL200采用自动归零跨导放大器270而非电荷泵。

而且，环路滤波器280耦合到自动归零跨导放大器270(而非电荷泵)的输出。取样与保持相位检测器260用于测量参考时钟与反馈时钟之间的极小相位误差。自动归零跨导放大器270用于进一步减少由于简单单端放大器中的输入偏移而引入的静态相位偏移。然而，以上技术的主要缺点为由于取样与保持及自动归零跨导放大器电路所致的额外复杂性及功率耗散。

图3图解说明尝试解决突波噪声的问题的替代现有技术MDLL300。此MDLL300论述于颁予阿里(Ali)等人的第2011/0109356A1号美国公开案“用于倍增延迟锁定环路的孔径产生电路(Aperture Generating Circuit for a Multiplying Delay-Locked Loop)”中。MDLL300使用相位内插器来调整选择信号孔径以减少参考突波抖动。此方法的主要缺点为与使用内插器产生多个相位及用以挑选正确相位的额外逻辑相关联的复杂性及功率耗散。

因此，此项技术中需要解决与先前方法相关联的问题中的至少一些问题。

发明内容

第一方面提供：多路复用器；相位延迟元件，其耦合到所述多路复用器的输出及所述多路复用器的第一输入；参考时钟线，其耦合到所述多路复用器的第二输入；选择器，其耦合到所述多路复用器的选择器输入；信号除法器元件，其耦合到所述相位延迟元件的输出；可变延迟控制器，其耦合到：a)所述可变延迟控制器的输出；b)可变元件的至少一个输出。集成式相位检测器与电荷泵元件(PDCHP)耦合到至少：a)所述可变延迟控制器的输出；b)所述选择器；c)及所述除法器元件的第一及第二输出。电容器耦合到所述PDCHP的输出，其中所述电容器也耦合到所述相位延迟元件的控制器输入。