[发明专利]绝缘栅双极晶体管

说明书

技术领域

本发明涉及功率半导体器件领域。它涉及如权利要求1的导言所述的绝缘栅双极。 

背景技术

图1示出具有平面栅电极的现有技术IGBT 120。IGBT 120是一种具有四层结构的器件，该层设置在发射极侧11上的发射极电极（emitter electrode）2与集电极侧15(其与发射极侧11相对设置)上的集电极电极（collector electrode）25之间。(n-)掺杂漂移层8设置在发射极侧11与集电极侧15之间。p掺杂基极层4设置在漂移层8与发射极电极2之间，该基极层4与发射极电极2直接电接触。n-掺杂源区7设置在发射极侧11(其嵌入平面基极层4)上，并且接触发射极电极2。 

平面栅电极31设置在发射极侧11之上。平面栅电极31通过第一绝缘层34与基极层4、第一源区7和漂移层8电绝缘。存在第三绝缘层38，其设置在平面栅电极31与发射极电极2之间。在集电极侧，集电极层9设置在漂移层8与集电极电极25之间。 

这种平面MOS单元设计在应用于BiMOS类型开关概念时呈现许多缺点。该装置因多种效应而具有高通态损耗。平面设计提供横向MOS沟道，该横向MOS沟道其遭受单元附近的载流子扩张(又称作JFET效应)。因此，平面单元呈现低载流子增强。此外，由于横向沟道设计，平面设计还因MOS沟道的横向电子扩张而遭受空穴排流效应(hole drain effect）（PNP效应)。单元之间的区域提供PiN二极管部分的强电荷增强。但是，这种PiN效应在具有低单元封装密度(区域中的低数量的单元)的高电压装置中只能呈现正面影响。为了实现降低的沟道电阻，以较小单元封装密度来制作平面装置，并且这只能采用窄间距(两个单元之间的距离)来补偿，由此降低PiN效应。 

高损耗通过引入n掺杂增强层(其围绕平面基极层)来降低。 

与阻塞能力有关，平面设计因单元中以及单元之间的低峰值场而提供良好阻塞能力。 

平面设计能够具有栅电极下面的大MOS积聚区以及大关联电容。然而，装置因在单元之间施加场氧化物类型层以用于密勒电容降低而呈现良好可控性。因此，对于平面设计能够实现良好可控性和低开关损耗。 

此外，对于所需短路电流能够易于调整平面设计中的单元密度。 

考虑上述所有效应，因此，现有技术平面单元对场氧化物层应用极窄单元和宽间距。 

作为对平面设计的代替，引入了如图2所示具有沟槽MOS单元设计的现有技术IGBT 130，其中沟槽栅电极3通过第一绝缘层34与基极层4、第一源区7和漂移层8电绝缘。沟槽栅电极3设置在相同平面上且横向于基极层4，并且比基极层4更深地延伸到漂移层8中。 

通过这类沟槽栅电极设计，通态损耗较低，因为沟槽设计提供垂直MOS沟道，这提供沿垂直方向的电子的增强注入，并且没有遭受单元附近的电荷扩张(所谓的JFET效应)的缺陷。因此，沟槽单元对于较低损耗呈现极大改进的载流子增强。由于垂直沟道设计，沟槽还因MOS沟道的改进电子扩张而提供较小空穴排流效应(PNP效应)。在沟槽底部，存在积聚层，积聚层为PIN二极管部分提供强电荷增强。因此，宽和/或深沟槽呈现最佳性能。沟槽设计对于降低沟道电阻提供大单元封装密度。但是，沟槽设计因高峰值电场而在沟槽的底角附近遭受较低阻塞能力。沟槽设计具有大MOS积聚区和关联电容，其中难以在沟槽中施加场氧化物类型层以用于密勒电容降低。因此，该装置引起不良可控性和高开关损耗。此外，沟槽设计中的高单元密度将引起高短路电流。 

为了降低上述效应，已经使沟槽栅电极较宽和较深，而必须使单元较窄，使得降低损耗，并且能够使短路电流保持较低。但是，这类沟槽难以加工，并且仍然将遭受不良可控性。 

在图3所示的另一现有技术概念中，应用了具有插入（pitched）沟槽栅电极300设计的IGBT 140，其中MOS区域插在单元之间。两个沟槽栅电极3通过层(其由与沟槽栅电极相同的材料所制成)来连接，由此形成下面的区域，其中设置基极层的一部分，但是在这个MOS区域中没有源区或者基极层与发射极电极的接触是可用的。但是，这类装置因开关期间从插入区域的缓慢场扩张而引起不良阻塞性质和高开关损耗(图3)。