[实用新型]一种具有时钟自校正的智能电能表

说明书

技术领域

本实用新型涉及一种电能表，特别是涉及电子式的具有时钟自补偿的智能电能表。

背景技术

电子式电能表的普及应用，使得电能的管理更加的方便快捷。现有电子式电能表采用模块化处理，其核心部分为微处理器、计量、显示、存储、时钟等部件，构成实时的时钟装置按照一定周期算法实时输出，为整个操作系统按照所需要的实时时间进行相应的各模块间的协调工作，从而实现整体的功能协调，使得电能表正常运行。因此，时钟的准确性对于预付费电能表来说具有至关重要的作用。而国产的中央处理芯片由于技术和品质的限制，容易出现累积时钟误差，影响电能表系统的安全可靠运行。目前，为了解决时钟同步性的问题，国内各大电表厂家一般采用国外进口的中央处理芯片，如日本NEC的78F0526A，但国外进口芯片的价格比较昂贵，这就增加了生产成本。

实用新型内容

本实用新型的目的在于克服上述现有技术存在的问题，提出了一种成本低、电路易实现、安全可靠的具有时钟自校正的智能电能表。

为了解决上述技术问题，本实用新型采用了下述技术方案：

一种具有时钟自校正的智能电能表，电路部分包括有主电路板和电源线接口，主电路板上装有中央处理器、计量芯片、存储器、数据采样电路、显示电路、通讯接口电路，其特征在于：所述的中央处理器还连接有晶振电路和比较电路，晶振电路的信号输出作为中央处理器的系统时钟，晶振电路的信号输出分出一路与存储器的输出分别接入比较电路，比较电路比较判断后的输出再接入中央处理器，中央处理器将校正的信号反馈给晶振电路。进一步地，所述晶振电路由电阻（R1）、电容（C1、C2）与晶振（X1）连接组成，并与中央处理器的振荡信号输入端连接。还设有辅助晶振（X2），中央处理器的第九、第十引脚通过电阻（R3）、电容（C4、C5）和辅助晶振（X2）相连。所述比较电路为常规的振荡信号比较电路。所述的中央处理器是普及的AT89C51芯片,存储器是采用AT24C16A芯片。

本实用新型所具有的有益效果是，1、增加晶振电路，为中央处理器提供时钟信号，对中央处理器的性能要求不太严苛，可采用常用芯片替代，降低了生产成本。2、结合比较电路、存储器，中央处理器能对晶振电路的信号输出进行校正，保证电能表的系统正常、可靠、安全地运行。3、占用硬件资源不多，便于实现模块化处理，操作方便。

附图说明

图1为本实用新型的原理框图；

图2为本实用新型的中央处理器的电路原理图；

图3为本实用新型的存储器的电路原理图。

具体实施方式

以下，结合附图介绍本实用新型的智能电能表作具体描述。

参见图1，本实用新型的电能表由中央处理器、采样部分、计量部分、晶振电路、比较电路、电源、显示部分、存储部分和通信部分等8大部分组成，其中，中央处理器为电能表的核心部分，负责电能表的大部分命令操作；采样部分负责外部信号如电压、电流等参数的数据采样；计量部分将采样的数据进行处理，从而得到计算机能识别的参数信息；显示部分将用户需要的信息直观的显示出来，方便查询；存储部分负责所有数据项、时间、事件等的存储，通信部分可以将存储的信息与外界用户或供电部门通信，便于实时管理和监督；电源部分保障整个电路的软、硬件正常运行；晶振电路负责提供程序运行的时钟。比较电路负责将晶振电路的输出信号与存储器的输出进行对比，根据时钟偏差是否在允许范围内，通过中央处理器将补偿值反馈给晶振电路。

参见图2，中央处理器芯片U1的第14脚和第15脚通过电阻R1、电容C1、C2与晶振X1相连。晶振X1负责整个系统的时钟运行，中央处理器芯片U1的第9脚和第10脚通过电阻R3、电容C4、C5和晶振X2相连，晶振X2为辅助晶振，主要为系统测试和烧写程序的时钟晶振。通过主、副晶振的结合，电能表系统就可以在一个稳定的系统下运行。而比较电路的输出端BACK-DATA与中央处理器芯片U1的第31脚连接，晶振X1的信号输出、即与中央处理器芯片U1的第16脚连接点也引出一路与比较电路的输入端CLCK连接。

参见图3，存储器芯片采用AT24C16A,该芯片U9具有存储空间大，数据不易丢失的特点，芯片U9的第1-4脚接地，未用。芯片U9的5-6脚为芯片的读写控制引脚，为了数据控制，分别通过电阻与中央处理器芯片U1的第1和第2脚相连，对数据进行写入和读出控制。芯片U9的7-8脚为电源地和电源引脚，通过一个电容C29进行滤波处理。芯片U9的第5脚也引出一路与比较电路的另一输入端EE-SDA连接。比较电路为常规的振荡信号比较电路。