[实用新型]多终点建立时间违规修复后的电路

说明书

技术领域

本实用新型涉及电子领域，特别涉及多终点建立时间违规电路的修复。 

背景技术

对于多终点建立时间违规的电路，传统设计的解决方案为：对建立时间不能满足时限要求的时序路径，随机地对该时序路径上的电路器件进行优化，减少延迟，以达到建立时间的要求。 

比如说，如图1所示，多终点建立时间违规修复前的电路（即原始电路）中，包含2条时序路径，寄存器1至寄存器3（简称为路径1）、寄存器2至寄存器4（简称为路径2）。路径1中包含逻辑电路1、逻辑电路5与逻辑电路3；路径2中包含逻辑电路2、逻辑电路5与逻辑电路4。在对建立时间违规的路径1与路径2进行修复时，现有的方案是对这2条路径进行独立的修复，如优化路径1中所包含逻辑电路3（优化后的逻辑电路为逻辑电路3’），优化路径2中所包含逻辑电路4（优化后的逻辑电路为逻辑电路4’），使得多终点建立时间违规修复后的电路中，路径1与路径2均满足时序路径的建立时间要求。 

然而，上述这种方案由于是独立地在每个违规建立路径下都进行时序优化，缩短器件延迟，因此需要改动比较多的逻辑，造成静态时序收敛叠代次数比较多，所需要的器件也比较多，后续验证流程比较长，即存在浪费芯片面积，功耗大，收敛时间长等问题，不利于布局布线。 

实用新型内容

本实用新型的目的在于提供一种多终点建立时间违规修复后的电路，使得修复后的电路芯片面积小，功耗小，更加有利于布局布线。 

为解决上述技术问题，本实用新型提供了一种多终点建立时间违规修复后的电路，包含由寄存器和逻辑电路组成的至少两条时序路径； 

其中，所述各时序路径之间存在公共路径；所述公共路径上的电路器件的延迟时长小于预设门限； 

所述各时序路径的非公共路径上仍存在允许减小延迟的电路器件。 

本实用新型实施方式相对于现有技术而言，主要是针对建立时间违规的时序路径的公共路径，进行了优化，尽量不改动各时序路径的非公共路径上的电路器件。由于减少了需要优化的电路逻辑，同时对多终点的路径进行优化，即采用优化一条时序路径，达到同时改善多条终点时序路径的效果。从而实现节省芯片面积，节省功耗，节约成本的效果，同时对传统流程改动也不大。也就是说，对公共路径的优化，可同时减少各时序路径的建立时间，有效提高了路径的优化效率，不但能节省芯片面积，节省功耗，节约成本，对传统流程也没有太多的变动，更加有利于布局布线。 

附图说明

图1是根据现有技术的多终点建立时间违规修复前与修复后的电路结构示意图； 

图2是根据本实用新型第一实施方式的多终点建立时间违规修复后的电路结构示意图； 

图3是根据本实用新型第二实施方式的多终点建立时间违规修复前与修复后的电路结构示意图。 

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本实用新型各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。 

本实用新型的第一实施方式涉及一种多终点建立时间违规修复后的电路。具体结构如图2所示。 

该多终点建立时间违规修复后的电路包含由寄存器和逻辑电路组成的至少两条时序路径，时序路径的起点和终点均为寄存器。其中一条时序路径为：寄存器1-组合逻辑1-组合逻辑2-寄存器2；另一条时序路径为：寄存器1-组合逻辑1-组合逻辑3-寄存器3。其中，各时序路径之间存在公共路径：寄存器1-组合逻辑1。在本实施方式中，公共路径上的电路器件的延迟时长小于预设门限，该预设门限可根据各时序路径的建立时长设置，只要能够保证各时序路径的建立时间满足要求即可。各时序路径的非公共路径上仍存在允许减小延迟的电路器件。