[发明专利]时钟无缝切换系统

权利要求书

1.时钟无缝切换系统，其特征在于包括：高精度移相电路(1)、参考时钟电路(2)、FPGA电路(3)、积分式模拟延展电路(4)、异步串行通信电路(5)、参数存储电路(6)和主时钟输出电路(7)；

所述的高精度移相电路(1)包括主、备两路信号调理与变换电路和DDS精密调相电路；每路信号调理与变换电路对外部输入的时钟基准进行调理变换成差分时钟信号，差分时钟信号作为该路DDS精密调相电路的参考时钟，DDS精密调相电路在FPGA电路(3)的控制下生成相位可精密调整的标准CMOS电平的时钟信号给FPGA电路(3)；

参考时钟电路(2)：将外部输入的参考时钟信号转变为标准CMOS电平的时钟信号输出至FPGA电路(3)；

FPGA电路(3)：根据接收的主时钟信号和参考时钟信号生成一路相位差脉冲，根据备时钟信号和参考时钟信号生成另一路相位差脉冲；并将生成的两路相位差脉冲发送至积分式模拟延展电路(4)；接收积分式模拟延展电路(4)返回的两路积分脉冲并分别计数测量，记为t₁、t₂，当t₁、t₂相等且从上位计算机接收到主备时钟切换指令时，进行主备时钟切换，输出方波时钟信号至主时钟输出电路(7)；否则根据t₁、t₂得到主备时钟信号之间的相位差，并根据相位差生成相位调整指令，控制备份通路中的DDS精密调相电路进行相位调整；

积分式模拟延展电路(4)：在一个相位差脉冲时间间隔内，对积分电容进行充电，在相位差脉冲结束后，积分电容进行放电，积分电容的充电和放电过程形成积分电压，并将积分电压比较整形成标准CMOS电平的积分脉冲，并将该积分脉冲发送至FPGA电路(3)；

异步串行通信电路(5)：将FPGA电路(3)和上位计算机串口相连，用于与上位计算机通信，实时上报输入信号的状态、当前主时钟设置参数以及当前主备时钟之间的相位差；同时接收上位计算机发出的主备时钟切换指令；

参数存储电路(6)：与FGAP电路(3)相连接，用于存储延迟修正参数和主时钟设置参数；

主时钟输出电路(7)：将FPGA电路送至的的方波时钟信号进行放大和滤波，变换成正弦交流时钟信号。

2.根据权利要求1所述的时钟无缝切换系统，其特征在于：所述的积分式模拟延展电路(4)包括高速开关器(41)、JFET积分延展器(42)、高速比较器(43)、充电参考电平电路(44)和放电参考电平电路(45)；

高速开关器(41)根据输入的相位差脉冲，控制充电参考电平电路(44)在内插脉冲时间间隔内对JFET积分延展器(42)中的积分电容进行充电，在内插脉冲结束后，由积分电容对放电参考电平电路(45)进行放电，积分电容的充电和放电过程形成积分电压输出给高速比较器(43)；高速比较器(43)将积分电压比较整形成标准CMOS电平的积分脉冲送至FPGA电路(3)。

3.根据权利要求2所述的时钟无缝切换系统，其特征在于：所述放电与充电的时间常数比至少1000。

4.根据权利要求1所述的时钟无缝切换系统，其特征在于：所述的两路相位差脉冲的生成分别为：在主时钟信号和参考时钟的相同沿之间形成一个相位差脉冲；在备时钟信号和参考时钟的相同沿之间形成另一路相位差脉冲。

5.根据权利要求1或4所述的时钟无缝切换系统，其特征在于：所述的相位差脉冲宽度大于T₀，T₀为参考时钟的一个周期。

6.根据权利要求5所述的时钟无缝切换系统，其特征在于：所述的相位差脉冲宽度工程上T₀～2T₀。

7.根据权利要求1或2所述的时钟无缝切换系统，其特征在于：所述的积分电容工程上一般选取100pF-1nF。