[发明专利]静电放电保护电路

权利要求书

1.一静电放电保护电路连结于一第一垫以及一第二垫之間，在一正常操作状态下，施加于所述第一垫的电压较施加于所述第二垫的电压为高，其中所述静电放电保护电路包含：

一具有第一导电型的基板；

一位于所述基板中并具有第二导电型的第一井，其中所述第一井与所述第一垫耦接；

一由所述第一井包围的转折(snapback)装置；及

一位于所述基板中的二极管串，其与所述转折装置串接，并且与所述第一井分开，其中，所述第一井与所述第一垫耦接或是与所述二极管串中的一阴极耦接。

2.如申请专利范围第1项所述的静电放电保护电路，其中所述二极管串包含至少一二极管，且所述二极管串中的二极管数目经设定使所述静电放电保护电路的持住电压(holdingvoltage)较所述正常状态下施加于所述第一垫的电压为高。

3.如申请专利范围第1项所述的静电放电保护电路，其中所述转折装置包含一第一NMOS，其中所述第一NMOS包含一位于第一井中并具有第一导电型的装置井，位于所述装置井中的一第一汲极、一第一源极以及一基体端，以及一位于所述装置井上方的第一闸极，并且，所述第一NMOS的所述第一闸极、所述第一源极以及所述基体端与所述第二垫耦接。

4.如申请专利范围第3项所述的静电放电保护电路，其中所述转折装置进一步包含：

一与所述第一NMOS迭接的第二NMOS，其中所述第一NMOS与所述第二NMOS共享所述装置井，所述第二NMOS的一第二汲极透过所述二极管串与所述第一垫耦接，所述第二NMOS的一第二闸极接收一控制电压，并且所述第二NMOS的一源极与所述第一NMOS的第二汲极为共享。

5.如申请专利范围第3项所述的静电放电保护电路，进一步包含：

一位于所述基板中并具有第二导电型的第二井，其中所述第二井与所述第一垫耦接，所述二极管串系以所述第二井包围，并且所述二极管串中的每一二极管包含：

一具有第一导电型的二极管井；

一位于所述二极管井的阳极；以及

一位于所述二极管井的阴极，

其中，一阳极与所述第一垫耦接且一阴极与所述第一NMOS的所述第一汲极耦接。

6.如申请专利范围第3项所述的静电放电保护电路，其中，一静电放电电流的放电过程系依序自所述第一垫，经所述二极管串、所述第一NMOS的所述第一汲极、所述装置井以及所述第一源极，至所述第二垫。

7.如申请专利范围第1项所述的静电放电保护电路，其中，当所述第一井与所述第一垫的耦接方式是直接与所述第一垫耦接，且所述基板与所述第二垫耦接时，一静电放电电流的放电过程系依序自所述第二垫，经所述基板以及所述第一井，至所述第一垫。

8.如申请专利范围第1项所述的静电放电保护电路，其中，所述转折装置包含一低电压触发硅控整流器(Low-Voltage TriggeredSilicon-Controlled Rectifier，LVTSCR)，所述低电压触发硅控整流器包含一阳极区以及一阴极区，并且所述二极管串包含一端阳极以及一端阴极，所述低电压触发硅控整流器的阳极区与所述第一垫耦接，所述低电压触发硅控整流器的阴极区与所述二极管串的所述端阳极耦接，并且所述二极管串的所述端阴极与所述第二垫耦接。

9.如申请专利范围第8项所述的静电放电保护电路，进一步包含：

一位于所述基板中并具有第二导电型的第二井，其中所述第二井与所述第一垫耦接，所述二极管串系以所述第二井包围，并且所述二极管串中的每一二极管包含：

一具有第一导电型的二极管井；

一位于所述二极管井的阳极；以及

一位于所述二极管井的阴极。

10.如申请专利范围第8项所述的静电放电保护电路，其中一静电放电电流的放电过程依序自所述第一垫，经所述低电压触发硅控整流器的所述阳极区、所述低电压触发硅控整流器的所述阴极区以及所述二极管串，至所述第二垫。

11.如申请专利范围第8项所述的静电放电保护电路，其中所述基板与所述第二垫耦接，并且一静电放电电流的放电过程系依序自所述第所述基板以及所述第一井，至所述第一垫。