[发明专利]一种改善高压MOS晶体管栅致漏电的方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种改善高压MOS晶体管栅致漏电的方法。

背景技术

金属-氧化层-半导体-场效晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET，简称MOS)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。MOSFET依照其“沟道”的极性不同，可分为n-type与p-type的MOSFET，通常又称为NMOSFET与PMOSFET。

MOS晶体管的栅致漏电GIDL(gate-introduced drian leakage，也称为栅致漏极泄漏，栅诱导漏极漏电，栅极引发漏极泄漏)已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM(ElectricallyErasable Programmable Read-Only Memory)等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，栅致漏电GIDL电流引发的众多可靠性问题变得愈加严重。

随着高压MOS晶体管的应用，栅致漏电的影响已成为越来越亟待解决的问题。因而，希望能够提供一种改善高压MOS晶体管栅致漏电的方法。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够改善高压MOS晶体管栅致漏电的方法。

为了实现上述技术目的，根据本发明的第一方面，提供了一种改善高压NMOS晶体管栅致漏电的方法，其包括：第一步骤，用于在硅片上形成高压NMOS晶体管栅极结构以及高压PMOS晶体管栅极结构；第二步骤，用于在第一步骤之后得到的结构上布置光刻胶，并且形成光刻胶的图案，从而去除所有高压PMOS晶体管区域上的光刻胶，而且去除高压NMOS晶体管栅极结构多晶硅层上的靠近漏极的部分光刻胶；第三步骤，用于利用形成图案的光刻胶执行重P型的离子注入掺杂，从而形成所有高压PMOS晶体管的源极和漏极，并且向高压NMOS晶体管的栅极的靠近漏极的一部分执行重P型的离子注入掺杂。

优选地，高压NMOS晶体管栅极结构和高压PMOS晶体管栅极结构均包括堆叠在硅片上的栅极氧化物层和多晶硅层的叠层，以及形成在所述叠层两侧的第一栅极侧壁和第二栅极侧壁。

根据本发明的第二方面，提供了一种改善高压PMOS晶体管栅致漏电的方法，其包括：第一步骤，用于在硅片上形成高压NMOS晶体管栅极结构以及高压PMOS晶体管栅极结构；第二步骤，用于在第一步骤之后得到的结构上布置光刻胶，并且形成光刻胶的图案，从而去除所有高压NMOS晶体管区域上的光刻胶，而且去除高压PMOS晶体管栅极结构多晶硅层上的靠近源极部分的光刻胶；第三步骤，用于利用形成图案的光刻胶执行重N型的离子注入掺杂，从而形成所有高压NMOS晶体管的源极和漏极，并且向高压PMOS晶体管的栅极的靠近源极的一部分执行重N型的离子注入掺杂。

优选地，高压NMOS晶体管栅极结构和高压PMOS晶体管栅极结构均包括堆叠在硅片上的栅极氧化物层和多晶硅层的叠层，以及形成在所述叠层两侧的第一栅极侧壁和第二栅极侧壁。

在本发明中，对于NMOS晶体管，重P型的离子注入掺杂时，使得原本完全覆盖有光刻胶的NMOS区域在漏端开一个口子(即，去除NMOS的源漏区域的漏端上的光刻胶)，这样对于NMOS晶体管，本来栅极上面都是重N型的离子注入，在本发明中引入了额外的重P型的离子注入，这样漏端局部的栅功函数发生改变；与完全只有重N型的离子注入的情况相比，功函数变大，漏极和栅极之间的电压差因此会减少；这样，通过使得漏极和栅极的电压差减小来降低栅致漏电GIDL。

同样地，对于PMOS晶体管，重N型的离子注入掺杂时，使得原本完全覆盖有光刻胶的PMOS区域在源端开一个口子(即，去除PMOS区域的源端上的光刻胶)，这样对于PMOS晶体管，本来栅极上面都是重P型的离子注入，在本发明中引入了额外的重N型的离子注入，这样漏端局部的栅功函数发生改变；与完全只有重P型的离子注入的情况相比，功函数变小，源极和栅极之间的电压差因此会减少；这样，通过使得源极和栅极的电压差减小来降低栅致漏电GIDL。

本发明通过版图的更改来实现所述的去除高压NMOS或者PMOS区域部分的光刻胶，即在现有P+或N+光刻的版图的基础上，额外增加高压NMOS或者PMOS区域的开口部分。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：