[发明专利]MOS管电阻器

说明书

技术领域

本发明涉及一种在集成电路芯片上利用MOS管实现大电阻的集成MOS管电阻器。

背景技术

目前，芯片上实现电阻的常用方法有两种，一种是用工艺厂商提供的电阻串联或并联实现；另一种是用多个工作在线性电阻区的MOS管串联或并联实现。当电阻值大于10⁶～10⁹Ω时两种方法都需要占用相当大的芯片面积，因此当电路设计中需要用到10⁶～10⁹Ω级或更大电阻时就无法集成在芯片内部，只能通过管脚引出在板级外挂大电阻，外挂大电阻虽然能解决芯片内部不能集成大电阻的问题，但是增加了芯片的封装成本。

发明内容

本发明的目的，在于解决现有的利用半导体器件电阻所存在的上述问题，从而提供了一种具有新型结构的MOS管电阻器。

在本发明的一个方面，该MOS管电阻器包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间的单向导通电阻单元，该单向导通电阻单元包括第一PMOS管和第二PMOS管，其中，

该第一PMOS管的第一P掺杂区域引出极和该第一电阻端子相连接，该第一PMOS管的栅极和该第一PMOS管的第二P掺杂区域引出极相连接；

该第二PMOS管的第一P掺杂区域引出极和该第一PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的栅极和该第二PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的第二P掺杂区域引出极和该第二电阻端子相连接；

并且，该第一PMOS管的衬底引出极和该第二PMOS管的衬底引出极保持电位浮空。

优选地，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的源极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的漏极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的源极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的漏极。

优选地，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的漏极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的源极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的漏极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的源极。

在本发明的另一个方面，该MOS管电阻器括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间且相互并联的第一单向导通电阻单元以及第二单向导通电阻单元，该第一单向导通电阻单元包括第一PMOS管和第二PMOS管，该第二单向导通电阻单元包括第三PMOS管和第四PMOS管，其中，

该第一PMOS管的第一P掺杂区域引出极和该第一电阻端子相连接，该第一PMOS管的栅极和该第一PMOS管的第二P掺杂区域引出极相连接；

该第二PMOS管的第一P掺杂区域引出极和该第一PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的栅极和该第二PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的第二P掺杂区域引出极和该第二电阻端子相连接；

该第三PMOS管的第一P掺杂区域引出极和该第二电阻端子相连接，该第三PMOS管的栅极和该第三PMOS管的第二P掺杂区域引出极相连接；

该第四PMOS管的第一P掺杂区域引出极和该第三PMOS管的第二P掺杂区域引出极相连接，该第四PMOS管的栅极和该第四PMOS管的第二P掺杂区域引出极相连接，该第四PMOS管的第二P掺杂区域引出极和该第一电阻端子相连接；

并且，该第一PMOS管的衬底引出极、该第二PMOS管的衬底引出极、该第三PMOS管的衬底引出极和该第四PMOS管的衬底引出极保持电位浮空。

优选地，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的源极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的漏极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的源极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的漏极，该第三PMOS管的第一P掺杂区域引出极为该第三PMOS管的源极，该第三PMOS管的第二P掺杂区域引出极为该第三PMOS管的漏极，该第四PMOS管的第一P掺杂区域引出极为该第四PMOS管的源极，该第四PMOS管的第二P掺杂区域引出极为该第四PMOS管的漏极。