[发明专利]行译码电路及存储器

说明书

技术领域

本发明涉及存储器技术领域，特别涉及一种行译码电路及存储器。

背景技术

作为一种集成电路存储器件，快闪存储器具有电可擦写存储信息的功能，因此，快闪存储器被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常的，依据栅极结构的不同，快闪存储器分为堆叠栅极快闪存储器及分离栅极快闪存储器两种类型，这两种快闪存储器都需要将存储单元以适合本身操作的阵列进行排布，每一存储单元都用来储存单一位的数据。这种快闪存储器的存储阵列需要场氧化层或沟槽式绝缘层来分离存储单元，同时，为了提高快闪存储器的擦写效率，需要较大面积的存储单元才能得到高电容耦合比，因此，所述快闪存储器存储单元的面积较为庞大，无法有效提高存储密度。

为了提高快闪存储器的存储密度，出现了双分离栅结构的快闪存储器。图1为现有的一种双分离栅快闪存储阵列及其行译码电路的结构示意图，所述双分离栅快闪存储阵列包括多个呈阵列排布的存储单元（例如存储单元M），以及用于选择所述存储单元并提供驱动信号的多条位线（BL₁、BL₂、BL₃、…、BL_n）、字线（WL₁、WL₂、…、WL_m）以及控制栅线（CG₁和CG₂、CG₃和CG₄、…、CG_2m-1和CG_2m）。所述存储单元为双分离栅快闪晶体管结构，每一存储单元包括两个存储位，第一存储位和第二存储位，以及两个存储位共用的中间电极，每一存储位包括一位线电极和一控制栅极，每一存储单元连接两条相邻的位线，即第一存储位的位线电极和第二存储位的位线电极分别连接于相邻的两条位线。以存储单元M为例，包括第一存储位C₁和第二存储位C₂，第一存储位C₁和第二存储位C₂共用的中间电极连接至字线WL₁，第一存储位C₁的位线电极连接至位线BL₃、控制栅极连接至控制栅线CG₁，第二存储位C₂的位线电极连接至位线BL₂、控制栅极连接至控制栅线CG₂。

在对图1所示的双分离栅快闪存储阵列进行读写等操作时，由行译码电路向被选定操作的存储单元提供字线操作电压和控制栅线操作电压。现有技术中，位于同一行的存储单元对应一个行译码单元，如图1所示具有m行的双分离栅快闪存储阵列，对应有m个行译码单元：行译码单元1、行译码单元2、…、行译码单元m。每个行译码单元的结构相同，以图1所示的行译码单元1为例进行说明，具体参见图2所示的行译码单元1的结构示意图。