[发明专利]一种使用FPGA实现SV数据32位寻址访问的方法

说明书

技术领域

本发明涉及智能变电站过程层数字化技术领域，特别是采用ASN.1编码规则的SV数据。

背景技术

SV(sample value)是智能电网中，智能变电站过程层传输的数字化采样数据简称。基于以太网IEEE802.3的SV以太网数据，传输采样频率等于或大于4000Hz/s，要求接收方有较强的数据处理能力。

现有技术主要使用普通的8位寻址处理器，按照IEC61850-9-2协议，逐个字节进行抽象语法记法1、即ASN.1特征识别和解码，解码效率不高，且普通的8位寻址处理器在数据处理上亦远逊于专门的32位寻址的DSP数据处理器。

若使用32位寻址且有较大片内缓存的DSP，要求所有数据的存储地址都是按照32位对齐。因为按照32位对齐后，一个读周期就能将需要处理的数据取走。为了实现所有数据按照32位对齐，一般通过编写DSP应用软件方法，将符合IEC61850-9-2协议的SV以太网数据拆分和重新组合形成32位对齐数据，该方法不仅增加了DSP应用软件的难度和复杂度，并且引起解码效率的大幅下降，导致使用该DSP处理SV数据整体性能不佳。

发明内容

为了克服上述现有技术的不足，本发明提供了一种使用可编程逻辑阵列FPGA实现采样值SV数据32位寻址访问的方法，在高性能的纯32位寻址的DSP前级加一个FPGA进行IEC61850-9-2协议的SV以太网数据重组，向DSP提供可直接32位寻址的数据，充分利用纯32位寻址的DSP的数据处理能力。

本发明所采用的技术方案是：使用FPGA，根据IEC61850-9-2协议的SV数据特征，以太网帧头按照32位对齐，进行重组；SV数据中的应用协议数据单元APDU根据其编码规则ASN.1的特征进行重组，形成32位对齐数据；再将重组后的数据将由纯32位寻址的DSP进行数据读取处理。

一种使用可编程逻辑阵列FPGA实现采样值SV数据32位寻址访问的方法，该方法使用FPGA将接收到IEC61850-9-2协议SV数据转化为纯32位寻址处理器可直接读取的数据；其特征在于，所述方法包括以下步骤：

（1）采用一个可编程逻辑阵列FPGA接收以太网数据；

（2）所述FPGA将接收到的以太网数据通过以太网报文类型码进行筛选，报文类型码为0x88BA的数据是SV数据，对于报文类型码为0x88BA的SV数据通过步骤（3）和步骤（4）进一步处理；

（3）将SV数据中的以太网帧头内容按单元分配32位对齐的存储单元，进行数据拷贝，不足32位部分用0补齐，然后存储在内存中，其中，介质访问控制数据占3个32位单元，其它数据各占1个32位单元，所述以太网帧头内容包括以下数据：介质访问控制数据MAC、优先级和标记Priority & tagged、报文类型码Ethertype、应用标识APPID、长度Length、保留字Reserved；

（4）将SV数据中的应用协议数据单元APDU进行32位对齐重组，其处理方法为：根据IEC61850-9-2协议，SV数据中的应用协议数据单元APDU由多个按照抽象语法记法1、即ASN.1编码规则的数据单元组合而成。将每个按照ASN.1编码规则的数据单元的标记Tag和长度Length组成一个32位数据并且分配一个32位对齐单元存储，数据值Value从下一个32位单元开始存储；如果数据值Value中又嵌套了按照ASN.1编码规则的数据单元，则重新根据上述规则进行处理；

（5）所述FPGA将根据步骤（3）和（4）重组后的SV数据（该数据均按照32位对齐进行了存储）传输给数据处理器DSP，由DSP进行数据读取。

本发明具有以下有益技术效果：

通过FPGA，将SV数据重组为32位对齐的存储，能最大发挥DSP的性能，并且大大简化了DSP应用软件的难度和复杂度。解决了通过编写DPS应用软件进行拆分和重新整合方法处理网络字节序的SV数据方法引起的效率大幅下降问题，能提升解码效率5-10倍。

附图说明

图1为本申请使用FPGA实现SV数据32位寻址访问的方法处理流程图；

图2为IEC61850-9-2中的SV报文帧格式；

图3为SV数据的APDU格式（每个数据单元均使用ASN.1编码规则）；

图4为IEC61850-9-2中的ASN.1编码规则。

具体实施方式

下面结合附图对本发明进一步说明。