[发明专利]多模分频器

说明书

技术领域

本发明涉及一种分频器（frequency divider），特别是涉及一种多模分频器（multi-modulus frequency divider）。

背景技术

参阅图1与图2，一种现有的分频数为二、三或四的多模分频器包含一个分频数为二或三的多模分频器1、一个分频数为四的分频器2，及一个控制电路（图未示）。在所需的分频数为二或三时，通过控制电路从多模分频器1得到所需的分频信号，在所需的分频数为四时，通过控制电路从分频器2得到所需的分频信号。

多模分频器1包括一个第一与非门（NAND gate）11、一个第一D型触发器（D flip-flop）12、一个第二与非门13及一个第二D型触发器14。当控制信号在逻辑低电平时，多模分频器1的分频数为二，此时，所需的分频信号可以由第一D型触发器12的资料输出端（Q）及互补资料输出端的其中一者提供，且其频率为时钟信号的频率的二分之一。当控制信号在逻辑高电平时，多模分频器1的分频数为三，此时，所需的分频信号可以由第一D型触发器12的资料输出端（Q）、第一D型触发器12的互补资料输出端第二D型触发器14的资料输出端（Q）及第二D型触发器14的互补资料输出端的其中一者提供，且其频率为时钟信号的频率的三分之一。

分频器2包括一个第三D型触发器（D flip-flop）21及一个第四D型触发器22。所需的分频信号可以由第四D型触发器22的资料输出端（Q）及互补资料输出端的其中一者提供，且其频率为时钟信号的频率的四分之一。

D型触发器12、14、21、22中的每一者有多种可能的实施方式，其中一种是串接两个D型锁存器（D latch）。当D型触发器12、14中的每一者以两个串接的D型锁存器来实现时，D型触发器12的第一个D型锁存器可以与第一与非门11合并且一起被简化，D型触发器14的第一个D型锁存器可以与第二与非门13合并且一起被简化，从而图1所示的多模分频器1变形为图3所示的多模分频器1’。

参阅图3，多模分频器1’包括一个第一锁存单元16、一个第二锁存单元17、一个第三锁存单元18及一个第四锁存单元19。当时钟信号及互补时钟信号的频率较高时，锁存单元16～19中的每一者可以改用操作速度较快的电流模式逻辑（current mode logic，CML）架构，从而图3所示的多模分频器1’变形为图4所示的多模分频器1”。

参阅图4，多模分频器1”包括一个第一锁存单元16’、一个第二锁存单元17’、一个第三锁存单元18’及一个第四锁存单元19’。锁存单元16’、18’中的每一者的电路如图5所示。锁存单元17’、18’中的每一者的电路如图6所示。

然而，现有的分频数为二、三或四的多模分频器有面积较大的缺点。

发明内容

本发明的目的在于提供一种可以改善背景技术缺点的多模分频器。

根据本发明的一个方面，本发明多模分频器包含：一个或与非门，具有一个适用于接收一个第一控制信号的第一输入端、一个第二输入端、一个第三输入端及一个输出端，该或与非门的所述端上的信号间的关系如下所示：其中，S_LN1是该或与非门的第一输入端上的信号，S_IN2是该或与非门的第二输入端上的信号，S_IN3是该或与非门的第三输入端上的信号，S_OUT是该或与非门的输出端上的信号；一个第一D型触发器，具有一个适用于接收一个时钟信号的时钟输入端、一个电连接到该或与非门的输出端的资料输入端、一个电连接到该或与非门的第二输入端的资料输出端，及一个互补资料输出端；一个与非门，具有一个电连接到该第一D型触发器的互补资料输出端的第一输入端、一个适用于接收一个第二控制信号的第二输入端，及一个输出端；及一个第二D型触发器，具有一个电连接到该第一D型触发器的时钟输入端的时钟输入端、一个电连接到该与非门的输出端的资料输入端，及一个电连接到该或与非门的第三输入端的资料输出端。