[发明专利]快速旁路存储器电路

说明书

相关申请的交叉引用

本申请继承于2011年12月15日提交的、名为FAST-BYPASS MEMORYCIRCUIT的美国专利申请13/327,693，本文在此通过援引的方式对其全文加以合并以用于所有目的。

技术领域

本专利申请涉及集成电路（IC）工程领域，并且更具体地，涉及高速数字微架构。

背景技术

数字数据可经由很多逻辑路径流过集成电路。这样的路径可包括时序逻辑—时钟、单触发（one-shot）以及诸如触发器的存储器电路。在一些IC中，数据的总体吞吐量可被存储器电路的数据输出滞后（t_DQ）所限制，所述数据输出滞后是数据建立时间（t_S）和时钟输出滞后（t_CQ）的函数。因此，希望降低限制了数据吞吐量的存储器电路的t_S和t_CQ这二者。

此外，以非常高的时钟速度操作的时序逻辑可能易出现时钟偏移、时钟抖动以及片内延迟变化效应，其可能导致逻辑错误。避免这样的错误的一种方式是降低时钟速度，但其还会降低数据吞吐量。更好的替代性方式可以是实现时间借用。时间借用对吸收时钟偏移和时钟抖动以及对平均化片内延迟变化有效。该方法可在IC中扩大时钟速度的有效范围。然而，时间借用概念可能并不适用于每一类存储器电路。

因此，本公开提供了新型存储器电路，其具有吸引力地显示出短t_S和t_CQ特性并且可进行时间借用。

附图说明

图1根据本公开的实施例，示意性地示出了不透明的快速旁路存储器电路。

图2根据本公开的实施例，示意性地示出了存储器电路的上游存储器逻辑。

图3是根据本公开的实施例，示出了通过存储器电路的数据传播的定性的时序图。

图4根据本公开的实施例，示意性地示出了存储器电路的选择逻辑。

图5根据本公开的实施例，示意性地示出了另一个不透明的快速旁路存储器电路。

图6根据本公开的实施例，示意性地示出了下游存储器逻辑。

图7根据本公开的另一个实施例，示意性地示出了选择逻辑。

图8根据本公开的另一个实施例，示意性地示出了下游存储器逻辑。

图9根据本公开的实施例，示意性地示出了另一个不透明的快速旁路存储器电路。

图10根据本公开的实施例，示出了在存储器电路的数据输出呈现输入数据的方法。

图11根据本公开的实施例，示意性地示出了处理环境。

图12是根据本公开的实施例的微处理器的高度示意图。

图13根据本公开的实施例，示意性地示出了适合于在基于中继的互连中使用的钟控存储器级。

具体实施方式

现在将通过示例和参考上文列出的示例性实施例来描述本公开的各方面。在一个或多个实施例中可能大体上可能相同的部件被同等标识并以最小的重复性来加以描述。然而，应该注意，被同等标识的元件也可能在某种程度上有所不同。附加到本说明书的权利要求书唯一地定义了本文所要求的主题。权利要求不限于下文阐述的示范性结构和数字范围，也不限于解决本文认定的本领域当前状况的问题或缺点的实现方案。

在一个实施例中，图1示意性地示出了不透明的快速旁路存储器电路10。在电路10中，时钟脉冲12的上升沿导致输入数据D迅速地出现在数据输出14。在一些实施例中，存储器电路的部件可由互补金属氧化物半导体（CMOS）元件制造。在其它实施例中，可使用不同的半导体技术。

如下文进一步详细描述的，存储器电路10包括配置为存储输入数据D的触发器16。在一些数据路径中，t_CQ-将输入数据存储在触发器中并经由其传播所要求的时间—可能不被期望的过大。因此，存储器电路10还包括选择逻辑18A。一旦输入数据被存储—即，一旦它被完全地并且稳定地锁存在触发器中，则选择逻辑将数据输出14强制到经存储数据的逻辑电平。在存储输入数据之前，选择逻辑在接收时钟脉冲12时，将数据输出强制到未经存储的输入数据—图1中的20—的逻辑电平。这样，输入数据D获得至数据输出14的快速路径，绕过了触发器16内的逻辑级。因此，存储器电路的实际时钟输出的t_CQ可显著小于将输入数据存储在触发器中并通过其传播所要求的时间。