[发明专利]快速旁路存储器电路

权利要求书

1.一种在接收时钟脉冲时迅速地在数据输出处呈现输入数据的存储器电路，所述电路包括：

上游存储器逻辑，配置为在接收所述时钟脉冲时锁存所述输入数据；

下游存储器逻辑，配置为存储经锁存的输入数据；以及

选择逻辑，配置为取决于所述上游存储器逻辑是否已锁存所述输入数据来显现逻辑电平，经显现的逻辑电平在所述输入数据锁存之前来自所述输入数据，以及在所述输入数据锁存之后来自所述经锁存的输入数据。

2.根据权利要求1所述的存储器电路，进一步地包括缓冲器，通过所述缓冲器，所述时钟脉冲在所述上游存储器逻辑中被延迟接收。

3.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑包括钟控的灵敏放大器型锁存器。

4.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑的输出揭示所述输入数据是否锁存，以及其中所述输出呈现给所述选择逻辑。

5.根据权利要求4所述的存储器电路，其中所述上游存储器逻辑的所述输出包括第一及第二控制线，所述第一及第二控制线在所述输入数据锁存时彼此互补，以及在所述输入数据未锁存时彼此相等，并且其中当所述输入数据锁存时，所述第一控制线表现出所述输入数据的所述逻辑电平。

6.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑配置为将所述经锁存的输入数据呈现给所述选择逻辑，其中所述选择逻辑配置为将所述经显现的逻辑电平呈现给所述下游存储器逻辑，以及其中所述下游存储器逻辑配置为存储由所述选择逻辑所显现的所述逻辑电平并在所述数据输出处呈现经存储的逻辑电平。

7.根据权利要求6所述的存储器电路，其中在所述时钟脉冲在所述上游存储器逻辑中被接收之前，所述时钟脉冲在所述下游存储器逻辑中被接收。

8.根据权利要求1所述的存储器电路，其中保持在所述数据输出处所呈现的经存储的逻辑电平，直到在所述下游存储器逻辑中接收到所述时钟脉冲。

9.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑配置为将所述经锁存的输入数据呈现给所述下游存储器逻辑，其中所述下游存储器逻辑配置为将经存储经锁存的输入数据呈现给所述选择逻辑，并且其中所述选择逻辑配置为在所述数据输出处呈现所述经显现的逻辑电平。

10.根据权利要求9所述的存储器电路，其中在所述时钟脉冲在所述上游存储器逻辑中被接收之前，所述时钟脉冲在所述选择逻辑中被接收。

11.一种在存储器电路中接收时钟脉冲时迅速地在所述存储器电路的数据输出处呈现输入数据的方法，所述方法包括：

延迟在所述存储器电路的上游存储器逻辑中的所述时钟脉冲的接收；

在所述上游存储器逻辑中接收所述时钟脉冲时，在所述上游存储器逻辑中锁存所述输入数据；以及

在所述存储器电路的选择逻辑中，在所述输入数据锁存在所述上游存储器逻辑中之前显现来自所述输入数据的逻辑电平，以及，在所述输入数据锁存在所述上游存储器逻辑中之后显现来自经锁存的输入数据的逻辑电平。

12.根据权利要求11所述的方法，进一步地包括：

将所述上游存储器逻辑的所述经锁存的输入数据呈现给所述选择逻辑；

将所述选择逻辑的经显现的逻辑电平呈现给所述下游存储器逻辑；

在下游存储器逻辑中存储由所述选择逻辑所显现的所述逻辑电平；以及

将所述下游存储器逻辑的经存储的逻辑电平呈现给所述数据输出。