[发明专利]延迟级、环形振荡器、PLL电路和方法

说明书

相关申请的引用

本申请是申请号为200710181785.7的发明专利申请的分案申请，该发明专利申请的申请日为2007年10月29日，发明名称为“延迟级、环形振荡器、PLL电路和方法”。

技术领域

本发明涉及一种用于半导体器件的延迟级。本发明还涉及一种环形振荡器、一种PLL电路以及一种用于操作该延迟级的方法。

背景技术

典型的延迟电路在接收到输入脉冲之后以某一预定延迟时间递送输出脉冲。作为输入和输出脉冲之间的周期的预定延迟周期必须是精确的和可重复的。这些延迟电路包括尤其在半导体器件（例如振荡器）中使用的延迟级。

存在许多电子电路应用，其中对于正确的操作，必须提供精确的定时或者电路的一部分与另一部分的同步。通过振荡器来方便地提供这种定时，该振荡器的频率对于定时或同步电路的要求而言是足够精确的。取决于所需精确性的程度，振荡器一方面可以非常简单，其中频率范围可以具有宽的范围，或者可以相对较复杂，其中需要高度精确的频率。

对于其它电路的板上定时，已经使用了各种振荡器。特别好地适用于在CMOS技术中实施的一种振荡器是环形振荡器。环形振荡器一种独立地振荡并且不需要任何外部部件（例如电容器或线圈）的电子振荡器，所述外部部件在其他振荡器中被用来精确地设定操作频率。代替这些电容器或电感器调谐的电路，环形振荡器具有许多简单的反相级。环形振荡器的这些级通常还被称为延迟级或延迟单元。环形振荡器的操作频率通过从围绕环形振荡器的环的一个延迟级到另一个延迟级的切换事件的进展速度以及通过延迟级的数量来确定。

常规环形振荡器可以具有在非常宽频率范围内的其自身的操作频率。然而，作为例子，在当前作为CMOS IC芯片的一部分被制造的基于CMOS的环形振荡器中，一个芯片的振荡器的频率与另一个想象中相同的芯片的振荡器的频率的差可能相当大。这种宽范围的操作频率并且因此环形振荡器电路的性能易遭受至少三种明显的基本容差：电源电压波动、温度变化、以及从一个芯片到另一个芯片的基本工艺变化。因此，在需要精确定时的情况下，例如频率精确度到百分之几以内，这种宽频率范围是不可接受的或者是不可全部接受的。因为上述的变化，所以通常认为环形振荡器非常不稳定并且易遭受频率漂移。

如果使用公知的环形振荡器，例如在PLL电路（PLL：锁相环）中。振荡器增益中大的变化导致PLL带宽中不需要的大的变化。因此，连接到环形振荡器的输出端的PLL电路的分频器必须被设计成用于环形振荡器的最高的可能振荡频率。然而，用于高频率的分频器通常比被设计成用于较低频率的分频器消耗更多的功率。

发明内容

根据一个实施例，提供一种压控振荡器（VCO），该压控振荡器通过对其延迟级进行编程而显示出振荡器的可编程振荡频率范围和可编程增益。

根据该延迟级的另一个实施例，在该延迟级的输出端上的电容负载通常是恒定的。为了在压控振荡器的不同振荡频率范围和增益之间切换，通常数字地接通或切断在延迟级内部的并联延迟分支，以便分别增大或降低延迟级的增益，并且因此分别增大或降低振荡器的振荡频率。对于这种实施方式，只有接通的和连接到电源电压的延迟分支正在消耗功率。因此，功率消耗和振荡器频率与在连接到电源电压的延迟级内激活的延迟分支的数量成高度线性的比例。以这种方式可以补偿由工艺和温度变化所导致的振荡器增益的变化。

为了补偿工艺变化，通常可以提供启动调谐电路来将振荡器调谐到所期望的最大振荡频率。这种启动电路通常将开始于最低的可能频率范围（例如，当只有延迟级的其中一个并联延迟分支接通时），并且逐步增大延迟分支的数量，直至达到所期望的最大频率。在振荡器的输出端通常连接一个或多个分频器。对于常规的振荡器，必须将分频器设计成以振荡器最高的可能频率运行。对于这种新的可编程振荡器，可以将分频器的操作范围简化为振荡器的最高频率，该振荡器被编程以在包含某一安全余量的范围内振荡。

根据一个实施例，提供一种用于半导体器件的延迟级，该延迟级包括至少一个延迟分支、用于将预定义数量的所述至少一个延迟分支连接到电源电压的至少一个可控开关装置。

在另一个实施例中，提供至少两个不同的延迟分支，并且所述至少一个可控开关装置被设计成将预定义数量的延迟分支彼此并联连接，以便根据并联连接的延迟分支的数量来提供不同的频率范围。

在另一个实施例中，提供至少一个输出端，用于提供具有由可控开关装置所设定的输出频率的相应输出信号。

在另一个实施例中，开关装置包括可控开关，用于将延迟分支彼此并联连接。