[发明专利]降压电源电路

说明书

技术领域

本实施例涉及降压电源电路。

背景技术

最近，为了获得半导体集成电路的更高集成度，所使用的MOS晶体管和其它元件已被小型化。通常，通过使MOS晶体管小型化，获得的低压元件具有降低的阈电压和栅压以及窄的MOS晶体管工作电压范围。所以，为了使半导体集成电路中的低压元件正常地运行，使用降压电源电路。降压电源电路的示例在日本专利申请早期公开No.2005-148942和日本专利申请早期公开No.H9-330135中给出。降压电源电路使外部电源电压下降以生成期望的降压电压，该降压电压被提供至内部集成电路，另外基于来自内部基准电压生成电路的基准电压来控制该降压电压。

然而，在基准电压生成电路的基准电压变化大的情况下，降压电压利用连接至该半导体集成电路的电压测试器等来校准并且校准数据被存储在校准电路的存储器中。所以，结果增加了制造成本。另一方面，在使用具有基准电压变化小的基准电压生成电路的情况中，因为基准电压的变化与基准电压生成电路的功耗通常是折中(trade-off)关系，所以基准电压生成电路的功耗增加。

发明内容

本发明的一个目的是提供低功耗且生成具有高精度的降压电压。

根据实施例的第一方面，一种降压电源电路具有：第一和第二基准电压源电路，他们生成规定的基准电压；第一降压电压生成电路，其包括源极被提供第一电压的晶体管，提供在晶体管与第二电压之间由多个电阻器串联而成的电阻器串，和控制所述晶体管的运算放大器，该第一降压电压生成电路在电阻器串中的多个电阻器连接节点之中的第一节点处生成第一降压输出电压；多个开关，分别地连接到多个电阻器连接节点；比较电路，其将由多个开关共同连接的共同节点的电压与第二基准电压源电路的输出电压比较，同时切换多个开关；以及校准控制电路，其根据比较电路的比较结果选择多个开关中的任何一个以实施校准，其中，在第一降压电压生成电路的校准操作期间，该校准控制电路将多个电阻器连接节点之中的第二节点连接至运算放大器的非反相(non-inverting)输入端，并且将第一基准电压源电路的输出连接至运算放大器的反相输入端；并且，在第一降压电压生成电路的校准之后，该校准控制电路将共同节点连接至运算放大器的非反相输入端，且将第二基准电压源电路的输出连接至运算放大器的反相输入端。

附图说明

图1图示了降压电源电压生成电路；

图2图示了第一实施例中的校准之前的降压电源电路；

图3图示了第一实施例中的校准之后的降压电源电路；

图4图示了第一实施例中的校准操作的流程；

图5图示了第一实施例中的基准电压源；

图6图示了第一实施例中的校准的基准电压源；

图7图示了第一实施例中的比较电路；

图8图示了第二实施例的降压电源电路；

图9图示了第三实施例的降压电源电路。

具体实施方式

在下文中，参考附图说明实施例。

图1图示了降压电源电压生成电路。图1的降压电压生成电路具有生成基准电压Vref的基准电压源1；运算放大器2；栅极连接至运算放大器2的输出的PMOS晶体管3；以及电阻器r1和r2。运算放大器2的反相输入端提供有基准电压Vref，而非反相输入端连接至电阻器r1与r2之间的节点n1；电压Vref′提供至本节点。

运算放大器2控制PMOS晶体管3的栅极电压，以使得反相输入端与非反相输入端的电压差(也就是，基准电压Vref与节点n1处的电压Vref′之间的电压差)消失，进而根据栅极电压改变PMOS晶体管3的漏极-源极电流。例如，当节点n1处的电压Vref′高于基准电压Vref时，运算放大器2增加PMOS晶体管3的栅极电压并减小漏极-源极电流，以降低节点n1的电压Vref′。相反地，当节点n1处的电压Vref′低于基准电压Vref时，运算放大器2降低PMOS晶体管3的栅极电压并增加漏极-源极电流，以提高节点n1处的电压Vref′。当节点n1处的电压Vref′变得等于基准电压Vref(下文称此时的状态为稳态)，PMOS晶体管3的栅极电压处于恒定值。并且，当输出电压VDD2根据连接至输出电压VDD2的电路域的电流消耗的变化而改变时，运算放大器2的输出电压基于上述操作改变。结果，节点n1处的电压Vref′等于基准电压Vref并且输出电压VDD2保持恒定电压的状态得到维护。