[发明专利]多栅格曝光方法

说明书

技术领域

本发明涉及半导体领域，更具体地，涉及多栅格曝光方法。

背景技术

半导体集成电路(IC)工业已经历快速增长。在IC演进过程中，随着几何尺寸(即，可以使用制造工艺生产的最小部件(或者线路))的缩减，功能密度(即，单位芯片面积互连器件的数量)已普遍增加。这种尺寸缩减工艺通常通过提高生产效率和降低相关成本提供优势。这种尺寸缩减工艺也增加了加工和制造IC的复杂性，并且对于这些意识到的优势，在IC制造中需要类似的发展。

例如，由于半导体工业已经发展进入寻求更高器件密度、更高性能以及更低成本的纳米技术工艺节点，对光刻工艺需要更严格的要求。例如，已利用诸如沉浸式光刻、多重图案化、超紫外线(EUV)光刻和电子束光刻的技术以支持较小器件的临界尺寸(CD)要求。然而，这样的光刻方法可能导致对较小器件要求的CD有不利影响的截断误差。某些补偿方法，例如增加在曝光栅格中的像素的数量以及曝光前数据预处理/计算，已用于最小化截断误差。然而，这些补偿方法增加了制造时间和成本。因此，虽然现有的光刻方法大体上是胜任的，但是并不是在所有方面都令人满意。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括：

接收包括栅格上的目标图案的集成电路(IC)布局；

接收多栅格结构，所述多栅格结构包括在第一方向上相互偏移一定偏移量的第一曝光栅格段和第二曝光栅格段；以及

实施多栅格曝光以将所述目标图案曝光到衬底上，从而在所述衬底上形成电路部件图案，其中实施所述多栅格曝光包括：

在第二方向上横穿所述衬底的表面扫描所述第一曝光栅格段并在所述第一曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，所述第一方向与所述第二方向相互正交；和

在所述第二方向上横穿所述衬底的表面扫描所述第二曝光栅格段并在所述第二曝光栅格段的扫描期间将所述目标图案曝光到所述衬底上，

其中，实施在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，使得在所述第一方向发生所曝光目标图案的亚像素位移，

其中，在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上包括将所述曝光延迟增量时间(Δt)，使得在所述第二方向上发生所曝光目标图案的亚像素位移。

在可选实施例中，所述IC布局设计的所述栅格包括第一二维(2D)像素阵列，所述第一2D像素阵列中的每个像素都具有第一长度和第一宽度，并且所述第一2D像素阵列中的每个像素都具有第一尺寸，所述第一尺寸是所述第一长度和所述第一宽度的函数；其中，所述第一曝光栅格段和所述第二曝光栅格段包括第二二维(2D)阵列像素，所述第二2D像素阵列中的每个像素都具有第二长度和第二宽度，并且所述第二2D像素阵列中的每个像素都具有第二尺寸，所述第二尺寸是所述第二长度和所述第二宽度的函数；以及其中，所述第二尺寸大于所述第一尺寸。

在可选实施例中，其中：配置所述第一2D像素阵列中的每个像素的所述第一尺寸，使得所述目标图案的边界基本上对准在所述第一2D像素阵列的像素的边界内。

在可选实施例中，计算所述偏移量使得所述偏移量与曝光栅格段的数量相乘等于所述第二宽度。

在可选实施例中，所述IC布局设计的所述栅格是图形数据库系统(GDS)栅格。

在可选实施例中，所述第一曝光栅格段和所述第二曝光栅格段相互等量偏移。

在可选实施例中，将所述目标图案曝光在所述衬底上包括光刻工艺。

在可选实施例中，所述光刻工艺包括电子束(e-束)工艺。

在可选实施例中，所述目标图案包括第一目标电路图案和第二目标电路图案；其中，所述第一目标电路图案和第二目标电路图案不同；以及其中，实施所述多栅格曝光包括以单扫描方式将所述第一目标电路图案和所述第二目标电路图案曝光到在所述衬底上。

根据本发明的另一个方面，提供了一种方法，包括：

在第一方向上扫描衬底使得多栅格结构覆盖所述衬底，所述多栅格结构包括第一曝光栅格段和第二曝光栅格段，所述第一曝光栅格段和所述第二曝光栅格段包括以具有行和列的栅格图案布置的二维(2D)像素阵列，所述第一曝光栅格段在第二方向上相对于所述第二曝光栅格段偏移，所述第一方向与所述第二方向相互正交；