[发明专利]一种应用于视频信号处理的全数字锁相环

说明书

技术领域

本发明主要涉及到模拟视频信号处理的相关集成电路设计领域，特指一种应用于视频信号处理的全数字锁相环。

背景技术

对于模拟视频信号的处理，通常首先将模拟视频信号用ADC进行采样得到数字视频信号，然后采用相关的数字电路对视频信号进行处理。对于特定制式的视频信号，其一行的像素点数为固定不变的，而发送视频信号的频率与接收视频信号的频率通常存在差别，在用固定的时钟对模拟视频信号进行采样的条件下得到的各行视频信号的像素点数将不相同，而且视频信号在传输过程中会引入抖动，这些都将导致视频信号各行的像素点的相对采样位置发生偏差，从而使画面出现抖动。

为解决上述问题，通常有两种方案：一种为采用自由时钟对模拟视频信号进行过采样，然后在数字域采用数字信号处理的相关算法解决；另一种为根据视频信号中的同步信息采用锁相环对视频信号的行频进行跟踪锁定，然后用锁定后的时钟对视频信号进行相干采样，这样就可以得到稳定的数字视频信号。对于前一种方法，由于在采样过程中已经损失了视频信号中的一些信息，在用数字信号处理的相关算法处理时，其改善的效果有限。对于高清的视频信号通常都采用相干采样。要实现相干采样，其关键在于行同步锁相环。对于行同步锁相环，其通常都是采用行同步信号作为参考信号，根据行像素点数对其进行倍频锁相。

行同步锁相环的实现可以分为模拟方式和数字方式。对于模拟的行同步锁相环，由于其参考时钟(行同步信号)的频率非常低，通常为10KHz到100KHz范围，倍频因子大，所以其带宽需要设计得非常低，这导致其实现的代价非常高，很难与数字电路集成在同一芯片中。对于数字的行同步锁相环，由于其实现代价低，易于集成，目前已成为主流的实现方式。但是不管行同步锁相环以哪种方式实现，都需要行同步信号作为参考时钟，而且该参考时钟的相位需要独立于行同步锁相环输出时钟的相位，这通常需要采用模拟电路去分离模拟视频信号中的同步信息得到行同步信号，而不能从采样后的数字视频信号中分离出同步信号。

发明内容

一种全数字锁相环，包括模数转换电路ADC，其被连接以接收模拟视频信号和像素时钟作为输入，并被配置成根据像素时钟的频率对模拟视频信号进行采样，并将采样所得的模拟值转换为数字视频信号作为输出。该锁相环包括自动增益控制电路AGC，其被连接以接收数字视频信号和像素时钟作为输入，并将数字视频信号进行增益调整，以产生增益调整后数字视频信号作为输出。该锁相环包括数字低通滤波器DLPF，其被连接以接收增益调整后数字视频信号和像素时钟作为输入，并被配置成对增益调整后数字视频信号作低通滤波处理，并生成滤波后数字视频信号作为输出。该锁相环包括同步头分离电路，其被连接以接收增益调整后数字视频信号作为输入，并被配置成将增益调整后数字视频信号的值与设定的同步头阈值进行比较，并生成同步头信号HS作为输出。该锁相环包括鉴频器FD，其被连接以接收同步头信号和分频时钟CLK_DIV作为输入，并被配置成提供同步头信号与分频时钟的频率差，所述频率差包括同步头信号与分频时钟的频率超前滞后关系和频率差的大小，并用来生成频差方向信号dir和频差值信号err作为输出。该锁相环包括时间数字转换电路TDC，其被连接以接收参考时钟CLK_REF和频差值信号作为输入，并被配置成将频差值信号转化为数字信号，生成数字化频差信号作为输出，所述参考时钟为外部提供的输入时钟信号，所述数字化频差信号为多位数字信号。该锁相环包括粗调滤波器，其被连接以接收参考时钟、数字化频差信号和频差方向信号作为输入，并被配置成对所述数字化频差信号进行累加滤波，生成粗调控制码作为输出。该锁相环包括鉴相器PD，其被连接以接收分频计数值信号DIV_CON和增益调整后数字视频信号作为输入，并被配置成根据分频计数值信号和增益调整后数字视频信号的值计算分频时钟与视频信号中同步头的相位差，并生成相位差信号作为输出，所述相位差信号为多位数字信号。该锁相环包括细调滤波器，其被连接以接收同步头信号和相位差信号作为输入，并被配置成对相位差信号进行累加滤波，生成细调控制码作为输出。该锁相环包括加法器，用以将所述的粗调控制码和细调控制码相加，生成频率控制码。该锁相环还包括数控振荡器DCO，其被连接以接收频率控制码作为输入，并被配置成根据频率控制码生成所述像素时钟作为输出，其频率取决于所述频率控制码，以及像素分频电路，其被连接以接收像素时钟作为输入，并被配置成对像素时钟进行分频，生成所述鉴频器的所述分频时钟，并同时将分频过程中的计数值输出，提供所述鉴相器的所述分频计数值信号。

本发明提供一种全数字锁相环环路结构，其优点在于：