[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，对于45nm节点以下的先进的半导体技术，应力工程成为器件性能提升的最重要的因素之一。对于PMOS，锗硅技术可以通过给沟道施加压应力来提高载流子迁移率。但是，在现有技术中，在锗硅（SiGe）工艺中很容易产生锗硅堆叠位错（stack false）问题，它会导致施加在沟道的应力（压应力）减小，进而减低PMOS的性能。因此，锗硅堆叠位错一直是影响锗硅技术效果进而影响半导体器件性能的一大因素。

在现有技术中，导致锗硅堆叠位错的因素主要有如下两个方面：第一、半导体衬底（一般为Si）的表面不干净和被氧化；第二、半导体衬底（一般为Si）的非晶化（amorphous）。因此，为了避免锗硅堆叠位错造成的PMOS性能降低（整个半导体器件的性能也会相应降低）的问题，必须减少和避免上述两个方面的因素出现。

对于半导体衬底表面不干净和被氧化的问题，其主要是由于对半导体衬底表面清洗不彻底所致。一般而言，可以通过增加锗硅工艺中的湿法工艺（包括光刻胶剥离、凹槽湿法刻蚀和预清洗等）的工艺量和减少锗硅工艺的前面相关工艺（比如PMOS的凹槽刻蚀工艺）的副产品的方式，来减少半导体衬底的表面不干净和被氧化的问题。因此，在现有技术中，一般可以通过优化工艺条件进行控制。

对于半导体衬底的非晶化问题，其主要是由锗硅工艺之前的离子注入工艺（形成LDD或源/漏极的步骤）以及PMOS硅凹槽的干法刻蚀工艺（主要在等离子体刻蚀步骤）所导致。在现有技术中，一般通过在锗硅沉积前进行预烘烤（pre-bake）的方式使半导体衬底表面重新结晶化，来改善等离子体刻蚀导致的非晶化问题。然而，低温烘烤对于改善半导体衬底的非晶化并不起作用，而高温烘烤则将造成半导体衬底的Si迁移（Si发生熔化和流动）进而导致预定形状（比如Sigma形）的硅凹槽的尖端部位变圆，进而导致锗硅层的应力增强作用被减弱。因此，如何解决半导体衬底的非晶化问题，成为解决锗硅堆叠位错的关键。

为了解决上述问题，尤其是半导体衬底的非晶化问题导致的锗硅堆叠位错问题，有必要提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：

步骤S101：提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，所述NMOS区包括NMOS的栅极结构和偏移侧壁层，所述PMOS区包括PMOS的栅极结构和偏移侧壁层；

步骤S102：对所述半导体衬底的PMOS区进行LDD处理；

步骤S103：在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层覆盖整个所述半导体衬底；

步骤S104：对所述半导体衬底进行干法刻蚀以在所述PMOS的栅极结构的两侧形成凹槽；

步骤S105：对所述半导体衬底进行退火处理；

步骤S106：对所述半导体衬底进行湿法刻蚀以改善所述凹槽的形状，其中，改善形状后的所述凹槽为sigma型；

步骤S107：在所述凹槽中形成锗硅层。

其中，所述NMOS的栅极结构和PMOS的栅极结构均包括：多晶硅层和位于其上的栅极硬掩模。

优选的，所述步骤S102包括如下步骤：

步骤S1021：在所述半导体衬底上形成第一图形化的光刻胶，所述第一图形化的光刻胶覆盖所述PMOS区；

步骤S1022：对所述NMOS区进行轻掺杂处理，在所述NMOS的栅极结构两侧的所述半导体衬底上形成轻掺杂区；

步骤S1023：去除所述第一图形化的光刻胶；

步骤S1024：在所述半导体衬底上形成第二图形化的光刻胶，所述第二图形化的光刻胶覆盖所述NMOS区；

步骤S1025：对所述PMOS区进行轻掺杂处理，在所述PMOS的栅极结构两侧的所述半导体衬底上形成轻掺杂区；

步骤S1026：去除所述第二图形化的光刻胶。

优选的，在所述步骤S103中，所述锗硅遮蔽层包括氧化硅层和位于其上的氮化硅层。

优选的，所述步骤S104包括如下步骤：

在所述半导体衬底上形成第三图形化的光刻胶，所述第三图形化的光刻胶覆盖所述NMOS区；

对所述半导体衬底进行干法刻蚀，在所述PMOS的栅极结构两侧的所述半导体衬底上刻蚀出凹槽；

去除所述第三图形化的光刻胶。