[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术

在半导体技术领域中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力技术（stress engineering）越来越受到业界的关注。

应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。

在现有技术中，一般通过外延锗硅（SiGe）源漏引入沟道压应力（即锗硅技术），利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率，来提高PMOS的性能。对于应用锗硅技术的半导体器件而言，锗硅堆叠（stack）的质量直接关系着施加在PMOS的沟道区域的压应力的大小，进而直接影响到PMOS的器件性能。

在现有技术中，在应用锗硅技术的半导体器件的制程中，一般通过如下步骤来形成锗硅层：首先，在PMOS的栅极两侧的半导体衬底上刻蚀出凹槽（如U型或Sigma型等）；然后，在凹槽内一次性完成锗硅的沉积以形成锗硅层（一般采用外延生长法）。即，现有技术通过一次沉积工艺完成整个锗硅层的形成。由于锗硅在凹槽内在不同方向上的生长速率（指形成的速率）并不一致，因此，现有技术中的前述形成锗硅层的技术方案形成的锗硅层往往并不理想（锗硅堆叠质量不理想），比如，形成的锗硅层一般离PMOS的沟道区域比较远，导致锗硅层对压应力的增强作用受到影响，进而导致PMOS的性能不理想，因而造成整个半导体器件的性能不理想。

随着产业应用中对半导体器件的性能要求越来越高，现有技术中的锗硅技术存在的上述问题也越来越凸显。因此，需要提出一种新的半导体器件及其制造方法，满足PMOS对压应力的要求，提高半导体器件的性能。

发明内容

针对现有技术的不足，本发明提供了一种半导体器件及其制造方法。

一方面，本发明提供一种半导体器件的制造方法，该方法包括如下步骤：

步骤S101：提供形成有PMOS的栅极结构的半导体衬底；

步骤S102：在所述PMOS的栅极结构的两侧形成栅极第一侧壁；

步骤S103：以所述栅极第一侧壁为掩膜对所述半导体衬底进行刻蚀，在所述PMOS的栅极结构的两侧形成第一凹槽；

步骤S104：在所述第一凹槽内形成第一锗硅层；

步骤S105：在所述栅极第一侧壁的两侧形成栅极第二侧壁；

步骤S106：以所述栅极第二侧壁为掩膜对所述第一锗硅层进行刻蚀，在所述第一锗硅层内形成第二凹槽；

步骤S107：在所述第二凹槽内形成第二锗硅层。

其中，所述步骤S103包括：

以所述栅极第一侧壁为掩膜对所述半导体衬底进行干法刻蚀，形成初步的第一凹槽；

以所述栅极第一侧壁为掩膜对所述半导体衬底进行湿法刻蚀，通过所述湿法刻蚀改变所述初步的第一凹槽的形状，形成第一凹槽。

其中，在所述步骤S104中，所述形成第一锗硅层的方法为外延生长工艺。

进一步的，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。

其中，所述步骤S106包括：

以所述栅极第二侧壁为掩膜对所述半导体衬底进行干法刻蚀，形成初步的第二凹槽；

以所述栅极第二侧壁为掩膜对所述半导体衬底进行湿法刻蚀，通过所述湿法刻蚀改变所述初步的第二凹槽的形状，形成第二凹槽。

其中，在所述步骤S107中，所述形成第二锗硅层的方法为外延生长工艺。

进一步的，所述外延生长工艺为低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。

其中，所述第一凹槽的形状为Sigma型，和/或，所述第二凹槽的形状为Sigma型。

其中，所述第一凹槽的深度为60~80nm，和/或，所述第二凹槽的深度为40~70nm。