[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体器件制造方法领域，特别地，涉及一种基于体硅衬底的FinFET(鳍状场效应晶体管)器件制造方法。

背景技术

近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。

FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍状半导体柱，不同的FinTET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。

目前的FinFET制造方法中，存在一些必须解决的技术难题，同时还存在与传统工艺相兼容的问题。通常，FinFET的衬底有两种：SOI(Silicon On Insulator)衬底和体硅(Bulk Silicon)衬底。SOI衬底包括顶层硅、背衬底和他们之间的埋氧层，由于埋氧层的存在，在SOI衬底上实现FinFET制作较容易，且源漏之间、器件之间形成自然的电学隔离，可以有效抑制漏电和避免闩锁效应。然而，SOI衬底存在几个问题：高晶圆成本，高缺陷密度，自热效应。二氧化硅的热导率低(大约比硅小两个数量级)，SOI衬底埋氧层的存在使器件产生的热量不能快速扩散出去，在沟道积累，使器件温度升高，产生自加热效应。器件的迁移率、阈值电压、漏端电流、亚阈值斜率都会受到温度的影响，由此引起器件性能衰退，并不可避免的引入大的寄生参数，而且SOI衬底本身的造价较高，增加了制造成本。体硅衬底在成本、缺陷密度和热传输能力方面都优于SOI衬底，因此受到广泛的关注。对于体硅FinFET器件，Fin与体硅衬底直接相连，器件的散热问题比基于SOI的FinFET好得多，但是，同样由于Fin与体硅衬底直接相连，漏电流以及短沟道效应等问题相对基于SOI的FinFET更为严重。为了基于体硅衬底的FinFET器件的上述问题，需要提供一种新的FinFET器件制造方法，在保证体硅FinFET器件优点的同时克服其现有的缺陷。

发明内容

本发明针对体硅衬底FinFET器件漏电流以及短沟道效应的问题，提出了新型的体硅衬底FinFET制造方法。

根据本发明的一个方面，本发明提供一种FinFET制造方法，其中，包括如下步骤：

提供半导体衬底，在该半导体衬底上形成鳍状半导体柱，所述鳍状半导体柱与半导体衬底直接相连；

形成STI结构；

形成FinFET的虚设栅极绝缘层，虚设栅极，栅极间隙壁，源漏区域；

全面形成沉积中间介质层；

采用CMP工艺，去除部分所述中间介质层，打开所述虚设栅极的顶面；

去除所述虚设栅极和所述虚设虚设栅极绝缘层，暴露出所述鳍状半导体柱中的FinFET沟道区域；

在暴露出的所述鳍状半导体柱上形成保护介质层；

去除部分厚度的STI结构，暴露出位于所述保护介质层下方的部分所述鳍状半导体柱侧面；

对暴露的出位于所述保护介质层下方的部分所述鳍状半导体柱侧面进行腐蚀，去除部分暴露出的所述鳍状半导体柱的材料，在所述鳍状半导体柱中FinFET沟道区域的下部形成比所述鳍状半导体柱厚度更薄的减薄半导体部分；

对所述减薄半半导体部分进行氧化，形成氧化隔离部；

去除所述保护介质层；

依次形成栅极绝缘层和栅极。

在本发明的这一方法中，所述保护介质层为Si₃N₄，厚度为5-100nm。

在本发明的这一方法中，所述虚设栅极绝缘层为SiO₂，所述虚设栅极为多晶硅或非晶硅；所述栅极绝缘层为高K绝缘材料，所述栅极为金属或掺杂多晶硅。

在本发明的这一方法中，所述中间介质层为TEOS。