[发明专利]晶体管及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。

背景技术

晶体管作为最基本的半导体器件目前正被广泛应用，随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短；然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高晶体管沟道区的应力，以提高载流子迁移，进而提高晶体管的驱动电流，减少晶体管中的漏电流。

现有技术提高晶体管沟道区的应力的方法为，在晶体管的源/漏区形成应力层，其中，PMOS晶体管的应力层的材料为硅锗（SiGe），硅和硅锗之间因晶格失配形成的压应力，从而提高PMOS晶体管的性能；NMOS晶体管的应力层的材料为碳化硅（SiC），硅和碳化硅之间因晶格失配形成的拉应力，从而提高NMOS晶体管的性能。

现有技术具有应力层的晶体管形成过程的剖面结构示意图，如图1至图3所示，包括：

请参考图1，提供半导体衬底10，在所述半导体衬底10表面形成栅极结构11。所述栅极结构11包括：所述半导体衬底10表面的栅介质层14，所述栅介质层14表面的栅电极层15，以及所述栅电极层15两侧的半导体衬底10表面的侧墙16。

请参考图2，在所述栅极结构11两侧的半导体衬底10内形成开口12。所述开口12为西格玛（Σ，sigma）形，即所述开口12的侧壁与半导体衬底10的表面构成西格玛形，所述开口12侧壁上的顶角向所述栅极结构11下方的半导体衬底10内延伸。

请参考图3，在所述开口12内形成应力层13，所述应力层13的材料为硅锗或碳化硅，并对所述应力层13进行离子掺杂以形成源区和漏区。

然而，以现有技术形成的晶体管的短沟道效应比较明显，有较大的漏电流。更多具有应力层的晶体管请参考公开号为US 2011256681A1的美国专利文件。但是所述美国专利也未能解决上述技术问题。

发明内容

本发明解决的问题是提供一种晶体管及其形成方法，以降低晶体管的漏电流。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：在半导体衬底上形成栅极结构；在栅极结构露出的、位于源/漏区位置的半导体衬底中形成开口；在所述开口的底部和侧壁中覆盖应力材料，以形成掺杂有防扩散材料的第一应力层；继续向开口进行填充所述应力材料，以形成掺杂有源/漏区掺杂离子的第二应力层。

相应地，本发明还提供一种晶体管，包括：半导体衬底；位于所述半导体衬底上的栅极结构；形成于所述栅极结构露出的半导体衬底中的开口；覆盖于所述开口的底部和侧壁的第一应力层，所述第一应力层中掺杂有防扩散材料；填充于所述开口中的第二应力层，所述第二应力层掺杂有源/漏区掺杂离子。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的晶体管的形成方法中，通过两次工艺形成所述应力层，并在形成第一应力层时，在第一应力层中掺入防扩散材料，所述防扩散材料可以防止掺杂离子的扩散，从而减弱晶体管工作时应力层中的掺杂离子的扩散问题，进而降低了晶体管的漏电流；

本发明提供的晶体管中，第一应力层中的防扩散材料能够有效地抑制第二应力层中掺杂离子的扩散，第二应力层中的掺杂离子难以扩散至沟道区，可防止晶体管漏电流增大的问题，减弱了晶体管的短沟道效应。

附图说明

图1至图3是现有技术晶体管形成方法的剖面结构示意图；

图4至图8为本发明晶体管形成方法一实施例的剖面结构示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是示例，其在此不应限制本发明保护的范围。

为了解决现有技术的问题，本发明的发明人对现有技术的晶体管进行了分析和研究，发现源漏区应力层中的掺杂离子容易发生扩散，从而造成了短沟道效应，提高了晶体管的漏电流。

相应地，本发明提供了一种晶体管的形成方法，通过两次工艺形成所述应力层，并在形成第一应力层时，在第一应力层中掺入防扩散材料，所述防扩散采用可以防止掺杂离子的扩散，从而减弱晶体管工作时应力层中的掺杂离子的扩散问题，进而降低了晶体管的漏电流。