[发明专利]一种CCSDS中多码率RS码的并行编码器和编码方法

说明书

技术领域

本发明涉及空间数据通信领域，特别涉及一种CCSDS系统中多码率RS码的高效并行编码方法。

背景技术

在数字通信系统中，为了提高数据在信道传输过程中的可靠性，往往采用前向纠错技术抵抗噪声和干扰的影响，降低误码率，提高接收质量。里德——索罗门（Reed-Solomon，RS）码具有强大的纠正随机和突发差错的能力，在现代通信系统中得到了广泛的应用。

CCSDS推荐采用有限域GF(2⁸)上的(255,k)系统RS码。RS码长为n=255字节，码率有2种。图1给出了不同码率下RS码的信息数据字节长度k和校验数据字节长度r=n-k。

传统并行RS编码器的结构如图2所示，它主要由移位寄存器、8位二输入异或门和有限域乘法器组成，其实现复杂度在很大程度上取决于有限域乘法器。有限域GF(2^m)乘法器的工作原理是，将乘积和被乘数分别表示成1×m阶二进制向量形式a和b，而将乘数表示成m×m阶二进制矩阵形式C，它们之间满足a=bC。众所周知，有限域GF(2^m)并行乘法是将bC分解为b与C的m个列向量的内积运算并行完成。当乘数是常数时，内积可简化为矩阵C列向量中所有“1”对应的向量b中元素的求和运算，也就是说，有限域GF(2^m)并行乘法可简化为由向量b中元素的m个求和运算并行实现。可见，当乘数是常数时，一个有限域GF(2^m)并行乘法器实际上是m个不同的多输入异或门。这里所谓的多输入异或门是指其输入端的数目范围是1~m，包括单输入和两输入。注意，单输入异或门实际上是直连线。

对于CCSDS系统，m=8。RS高速编码的现有解决方案是采用传统的并行RS编码器分别实现2种码率的RS编码。由图1和2可知，这种处理方法共需要(16+32)*8=384个寄存器，涉及16+32=48个有限域GF(2⁸)并行乘法器，相当于(16+32)*8=384个多输入异或门。实际应用时，根据RS码率从2种RS编码器选择一个进行编码。综上可见，现有解决方案需要耗费较多的资源，控制逻辑比较复杂。

发明内容

针对CCSDS多码率RS编码的现有解决方案中存在的实现复杂度高这一技术缺点，本发明提供了一种码率可变的高效并行编码方法，使用单一编码器处理多码率RS码，简化控制逻辑，采用多输入异或门复用机制有效降低对寄存器和逻辑资源的需求。

如图4所示，基于多输入异或门复用机制的CCSDS标准中多码率RS码的并行编码器主要由4部分组成：移位寄存器、8位二输入异或门、求和阵列和乘积选择器。

有限域乘法器是RS编码器的技术难点，而且在很大程度上决定了实现复杂度。本发明使用求和阵列和乘积选择器完成有限域并行乘法的高效实现。所有有限域乘法器共享求和阵列中的127个多输入异或门。每个乘积选择器从中选取8个多输入异或门的输出组成一个有限域乘法器的结果，所有乘积选择器同时完成32个有限域乘法的并行运算。多输入异或门的复用机制能有效减少逻辑资源。

本发明提供的单一并行编码器能处理多码率RS码，从而简化了控制逻辑，减少了对寄存器的需求。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1给出了2种码率下RS码的信息数据字节长度和校验数据字节长度；

图2是传统并行RS编码器的结构框图；

图3是采用传统并行RS编码器分别实现2种码率RS编码时的乘数常数；

图4给出了码率可变的并行RS编码器的结构示意图；

图5是求和阵列的构成示意图；

图6是多码率RS码高效并行编码器的乘数常数；

图7是乘积选择器S_l（0≤l≤15）的结构框图；

图8是乘积选择器S_l（16≤l≤31）的结构框图；

图9比较了CCSDS多码率并行RS编码的两种解决方案的资源需求。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

CCSDS发射机的基带处理涉及2种码率RS码的编码，如图1所示。如果采用图2所示的传统并行RS编码器分别实现2种码率的RS编码，那么乘数常数g_k，d（k=223或239,0≤d<255-k）关于本原元α的幂次如图3所示。