[发明专利]一种CCSDS中多码率RS码的并行编码器和编码方法

权利要求书

1.一种适合于CCSDS标准采用的2种不同码率RS码的并行编码器，对于2种码率，RS码长均为n=255字节，信息数据长度k分别是223、239字节，校验数据长度r分别是32、16字节，其特征在于，所述并行编码器基于多输入异或门复用机制，主要包括以下部件：

移位寄存器，由32个8位寄存器R₀,R₁，...,R₃₁级联而成；

8位二输入异或门，位于寄存器之间，共31个；

求和阵列，对被乘数向量b中的8个元素进行求和；

乘积选择器S_l，同时完成32个有限域GF(2⁸)并行乘法，其输入端数目和工作方式与乘数常数c_k，l密切相关，其中，0≤l≤31，k=223或239。

2.如权利要求1所述的并行编码器，其特征在于，所述求和阵列有8个输入端和127个输出端，其内部由127个多输入异或门组成。

3.如权利要求1所述的并行编码器，其特征在于，所述求和阵列对被乘数向量b中的8个元素进行求和，会用到127个求和表达式，它们是α^j的二进制向量形式与向量b的内积，其中，α是本原元，j∈{0～12,24～37,43～57,59～73,76～88,97～104,126～136,170～180,213～220,230～242,249～254}，127个求和表达式用127个多输入异或门加以实现。

4.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器在求和阵列运算结果的基础上，同时完成32个有限域GF(2⁸)并行乘法，乘积选择器S_l与求和阵列的部分输出端相连，其输入端数目与乘数常数c_k，l密切相关，工作方式也受控于c_k，l。

5.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器S_l的输入端数目取决于2个乘数常数c_k，l中的非零个数：

当0≤l≤15时，只有c_223,l非零，S_l有1*8=8个输入端；

当16≤l≤31时，c_223,l和c_239,l都非零，S_l有2*8=16个输入端。

6.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器S_l的输入端与求和阵列的部分输出端相连，根据乘数常数c_k，l从求和阵列的127个输出端中选择8个组成一次有限域GF(2⁸)并行乘法的结果：

当0≤l≤31时，乘积选择器S_l的第1组8位输入端取决于乘数常数c_223,l；

当16≤l≤31时，乘积选择器S_l的第2组8位输入端取决于乘数常数c_239，l。

7.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器S_l的工作方式受控于乘数常数c_k，l：

对于乘积选择器S₀~S₁₅，当控制端是c_223,l时，它们的输出分别等于各自的输入，而当控制端是c_239,l＝0时，它们输出全零；

对于乘积选择器S₁₆~S₃₁，当控制端是c_223,l和c_239,l时，它们分别输出第1组和第2组输入。

8.一种适合于CCSDS标准采用的2种不同码率RS码的并行编码方法，对于2种码率，RS码长均为n=255字节，信息数据长度k分别是223、239字节，校验数据长度r分别是32、16字节，其特征在于，所述编码方法包括以下步骤：

(1)清零移位寄存器R₀,R₁，...,R₃₁，根据RS码率分别为乘积选择器S₀,S₁，...,S₃₁的控制端配置恰当的乘数常数c_k，0,c_k，1,…,c_k，31；

(2)闭合开关Z₁和Z₂，断开开关Z₃，将k字节信息数据依次送入编码器进行编码；

(3)闭合开关Z₃，断开开关Z₁和Z₂，逐个输出移位寄存器的数值，得到r字节检验数据。