[发明专利]电脑、嵌入式控制器及其方法

说明书

技术领域

本发明系有关于一种电脑结构，且特别有关于嵌入式控制器以及中央处理单元之间存储器的共享。

背景技术

可使用不同技术来共享处理器之间的存储器资源。例如，美国专利公告号7,818,529揭露一种整合式存储器控制装置，其包括第一接口解码器、第二接口解码器以及接口控制器。第一接口解码器系经由第一串列周边接口（serial peripheral interface，SPI）耦接于控制芯片（chip）、第二接口解码器系经由通用传送接口耦接于微处理器单元以及接口控制器系经由第二串列周边接口耦接于存储器。当接口控制器接收到来自控制芯片以及微处理器单元的请求信号时，接口控制器会经由第一与第二串列周边接口而正确地从存储器读取出数据。另一方面，微处理器单元可停止继续透过通用传送接口从存储器读取出数据。因此，控制芯片以及微处理器单元可以共享相同的存储器。

发明内容

本发明实施例提供一种嵌入式控制器。上述嵌入式控制器包括一微控制器核心以及一存储器控制电路。上述存储器控制电路用以于一第一时钟脉冲速率，藉由一第一串列周边接口与一中央处理单元芯片组进行通讯、于一第二时钟脉冲速率，藉由一第二串列周边接口与一存储器进行通讯、藉由上述第一与第二串列周边接口来传送上述中央处理单元芯片组与上述存储器之间的存储器异动、识别无存储器异动被传送于上述第二串列周边接口之时间间隔，以及从上述存储器撷取出一信息，以供上述微控制器核心于已识别之上述时间间隔进行操作，其中上述第一串列周边接口不被汇流排仲裁所支援，以及上述第二时钟脉冲速率为固定。

在部分实施例中，上述信息包括一软件码，用以运转上述微控制器核心，以及其中上述存储器控制电路在已识别之上述时间间隔从上述存储器撷取出上述软件码，并控制上述微控制器核心来执行已撷取之上述软件码。在一实施例中，上述第二时钟脉冲速率系大于或等于上述第一时钟脉冲速率。在一实施例中，上述存储器控制电路系根据使用在上述第一串列周边接口之一第一时钟脉冲信号，来产生一第二时钟脉冲信号，以供在上述第二串列周边接口使用。

在另一实施例中，当上述第二串列周边接口被上述存储器异动所占用且上述存储器控制电路无法从上述存储器撷取出上述信息时，上述微控制器核心继续操作。在一实施例中，当上述存储器控制电路无法从上述存储器撷取出上述信息时，上述微控制器核心系使用储存在替代存储器之一替代信息来继续操作。在另一实施例中，上述存储器控制电路产生一有效信号，以指示上述存储器控制电路是否能从上述存储器撷取出上述信息。

在部分实施例中，上述存储器控制电路依照一第一异动类型与上述中央处理单元芯片组进行通讯，以及依照一第二异动类型与上述存储器进行通讯，以便传送一已知之存储器异动，其中上述第二异动类型不同于上述第一异动类型。在另一实施例中，上述第一异动类型系提供一位址信息于一第一数量之接口线上，而上述第二异动类型系提供上述位址信息于一第二数量之接口线上，其中上述第二数量不同于上述第一数量。在另一实施例中，上述第一异动类型系提供一数据信息于一第一数量之接口线上，而上述第二异动类型系提供上述数据信息于一第二数量之接口线上，其中上述第二数量不同于上述第一数量。

在另一实施例中，每一上述第一以及第二异动类型系包括从一类型群组中所选出之至少一异动类型，其中上述类型群组包括一正常异动、一快速读取异动、一快速读取双倍输出异动、一快速读取双倍输入/输出异动及一快速读取四倍输入/输出异动。在另一实施例中，上述第一异动类型系由上述中央处理单元芯片组所设定，以及其中上述存储器控制电路对上述第一异动类型进行识别，并根据所识别之上述第一异动类型而选择上述第二异动类型。

在一实施例中，上述存储器控制电路对一已知之存储器异动的类型进行识别，并根据所识别之类型而选择上述第二时钟脉冲速率。在一实施例中，上述存储器控制电路将位于上述第一串列周边接口之一已知之存储器异动转变成位于上述第二串列周边接口之复数存储器异动。在另一实施例中，在一已知之异动中，上述存储器控制电路将欲读取之一位址从上述中央处理单元芯片组传送至上述存储器，并将从上述位址所读取出之一数据从上述存储器传送至上述中央处理单元芯片组，使得上述数据在上述第一串列周边接口中开始于一时钟脉冲周期被传送，其中上述时钟脉冲周期系紧接地跟在上述位址之最后一位。在一实施例中，分别在上述第一串列周边接口与上述第二串列周边接口之一第一时钟脉冲信号以及一第二时钟脉冲信号系彼此同步，并在上述已知之异动的一或多个周期具有已定义时序。