[发明专利]一种新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺。

背景技术

目前，在进行双大马士革工艺中，为了降低介电质膜刻蚀工艺中的负载效应，需要在介电质膜沉积时引入介电质膜保护层，以降低由于芯片上不同位置刻蚀速率存在差异而产生的负载效应。

图1-8为本发明背景技术中传统介电质膜刻蚀工艺流程结构示意图；如图1-8所示，首先，在具有半导体结构的衬底11上从下至上顺序依次沉积底部刻蚀阻挡层12、第一介电质膜13、介电质膜阻挡层14和第二介电质膜15；其次，旋涂光刻胶16覆盖第二介电质膜15，并进行曝光和显影，从而形成具有通孔图案的光阻16，并以该光阻16为掩膜，依次刻蚀第二介电质膜15、介电质膜保护层14和第一介电质膜13至部分底部刻蚀阻挡层12中，去除光阻16后，形成位于剩余第二介电质膜151、剩余介电质膜保护层141、剩余第一介电质膜131和剩余底部刻蚀阻挡层121中的通孔17；之后，利用抗反射层18充满通孔17直至覆盖剩余第二介电质膜151的上表面后，通过回刻工艺去除第二介电质膜151表面的抗反射层18后，使得剩余的抗反射层181部分填充通孔17；然后，再次旋涂光刻胶，并进行曝光、显影工艺后形成具有沟槽图案的光阻19，且通孔17位于光阻19的沟槽图案中，以光阻19为掩膜，来刻蚀剩余第二介电质膜151至剩余介电质膜保护层141中，接下来通过光刻胶去除工艺一并去除光阻19和剩余的底部抗反射层182后，形成剩余第二介电质膜152和剩余介电质膜阻挡层142中的沟槽20；最后，一并刻蚀暴露的剩余底部刻蚀阻挡层121至衬底11的上表面，以及同时去除沟槽沟槽20底部的剩余介电质膜保护层142及部分剩余第一介电质膜131，形成最终的沟槽图案，如图8所示的结构。

如图1-8所示，引入介电质膜阻挡层14的目的是为了降低第一介电质膜13和第二介电质膜15的刻蚀过程中，不同位置由于刻蚀速率的不同造成的刻蚀负载效应；然而，在刻蚀工艺完成之后，最后剩余的介电质膜阻挡层143的介电常数K值一般远大于介电质膜132和剩余第二介电质膜152的介电常数K值，会导致最终的介电质膜（如图8所示，由剩余第二介电质膜152、最后剩余的介电质膜阻挡层143和剩余第一介电质膜132共同构成最终的介电质膜）的整体介电常数Ｋ值迅速上升，使得最终的介电质膜的寄生电容增大，这样会导致最终制备的器件的电信号传播延迟时间的增加，使得芯片性能下降，并且有可能会降低产品的良率。

发明内容

针对上述存在的问题，本发明揭示了一种新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺，主要是通过对引入的介电质膜阻挡层膜的有效区域进行预定义，在具有对下层介电质膜形貌保护的同时，避免最终形成的介电质膜的介电常数K值得以增加。  

本发明的目的是通过下述技术方案实现的：

一种新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺，应用于双大马士革工艺中，其中，

于一具有半导体结构的衬底上制备第一介电质膜；

制备介电质膜阻挡层覆盖所述第一介电质膜的上表面；

采用光刻工艺，并根据后续工艺需求设置光阻图案，部分去除所述介电质膜阻挡层；

继续制备第二介电质膜覆盖剩余介电质膜阻挡层和暴露的第一介电质膜；

其中，剩余的介电质膜阻挡层在后续工艺中被完全去除。

上述的新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺，其中，所述介电质膜的材质为SiO₂、FSG或低介电常数材质等。

上述的新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺，其中，所述底层刻蚀阻挡层和介电质膜阻挡层的材质为Si₃N₄、NDC（主要成分为SiCN和/或SiCO）等。

上述的新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺，其中，所述衬底与所述第一介电质膜之间还设置有底部刻蚀阻挡层。

上述的新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺，其中，所述剩余介电质膜阻挡层降低所述第一介电质层和第二介电质层在后续工艺中产生的不良负载效应。

上述的新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺，其中，所述不良负载效应为刻蚀工艺中由于不同位置的刻蚀速率差异造成的负载效应。

上述的新型应用膜内阻挡层结构来进行介电质膜刻蚀的工艺，其中，所述后续工艺为通孔和/或沟槽刻蚀工艺。

附图说明