[发明专利]航天器同步数据传输技术

说明书

技术领域

本发明涉及数据传输的技术，尤其涉及用于控制DSP的数据传输至FPGA的航天器同步数据传输电路。

背景技术

航天器大规模运用DSP和FPGA器件后，航天器内部不同器件的数据同步和数据传输的可靠性问题显得更加突出。在对接机构控制器中，DSP与FPGA各自完成特定的功能，彼此之间通过数据地址和控制线进行数据的交互传输，完成对接机构控制核心功能。

在对接机构控制器中，FPGA在DSP控制信号的作用下，实时地接收DSP的数据，并在外部传输信号和数据时钟控制下，将接收到的数据按照指令格式进行传输。但是，FPGA对于DSP数据的接收涉及到跨时钟域问题，如果直接进行接收会发生数据不稳定现象，需要对信号进行同步化处理。采用二级同步触发器进行同步化需要占用二个全局时钟周期才能得到正确的信号，如果直接同步会对信号的脉宽有严格要求。

发明内容

本发明要解决的技术问题是航天器数据传输不稳定且对信号的脉宽有严格要求的问题。

为了解决上述问题，本发明揭露航天器同步数据传输技术（也称之为传输电路），该传输技术用于传输DSP的数据至FPGA，包括异步信号处理电路、异步有效信号同步化电路、读写控制电路、接收RAM和数据传输电路，其中，异步信号处理电路在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，在地址信号或选通信号无效时，产生判别无效信号；异步有效信号同步化电路接收所述判别有效信号，由全局时钟控制进行同步化输出所述判别有效信号；读写控制电路由判别有效信号控制下，将寄存的数据写入接收RAM内；数据传输电路在采样信号和数据时钟的控制下，向外传输接收RAM内的数据。

作为一种改进方案，所述读写控制电路包括异步复位电路、写控制电路、地址更新电路、校验电路和数据更新电路，所述传输技术还包括发送RAM，其中，所述异步复位电路接收所述判别有效信号，延迟两个全局时钟周期后对异步有效信号同步化电路进行异步复位；所述写控制电路接收所述判别有效信号，延迟二个全局时钟周期后，将接收RAM的写控制信号设置有效状态并将寄存的数据写入接收RAM,再延迟一个全局时钟周期后，将写控制信号设置为无效状态；所述地址更新电路接收所述判别有效信号，在写控制电路向接收RAM写完数据后延迟三个全局时钟周期后，将地址计数器更新为下一状态，并将地址计数器通过寄存器输出到接收RAM的地址线上；所述校验电路对奇地址信号和偶地址的数据信号单独校验，接收所述判别有效信号后，根据地址寄存器中最低位地址进行奇偶选择校验，如果最低位地址为低电平，将上一次的偶地址数据信号校验结果与本次的数据进行异或操作；如果最低位地址为高电平，将上一次的奇地址数据信号校验结果与本次的数据进行异或和操作，将异或和操作的结果与接收RAM内的数据中的异或和字节进行比较，相同时，则，所述接收RAM内接收的数据正确，反之，所述接收RAM接收的数据错误；所述数据更新电路仅在校验电路的校验结果为正确时，传输所述接收RAM的数据至所述发送RAM；所述数据传输电路在采样信号和数据时钟的控制下，向外传输接收RAM内的数据具体是向外传输发送RAM内的数据。

作为一种改进方案，所述电路还包括与所述发送RAM连接的初始化电路，该初始化电路在系统复位时初始化所述发送RAM。

作为一种改进方案，所述异步信号处理电路包括判别电路、地址选择器、数据选择器、有效信号选择器、第一D触发器、第二D触发器和第三D触发器：所述判别电路在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，在地址信号或选通信号无效时，产生判别无效信号；所述地址选择器连接所述判别电路和第一D触发器，由所述判别有效信号控制而接收地址，所述第一D触发器在写时钟信号的控制下输出地址选择器内的地址；所述数据选择器连接所述判别电路和第二D触发器，由所述判别有效信号控制而接收数据，所述第二D触发器在写时钟信号的控制下输出数据选择器内的数据；所述有效信号选择器连接所述判别电路和所述第三D触发器，从选择所述判别有效信号和判别无效信号中选择出判别有效信号，所述第三D触发器在写时钟信号的控制下传输所述判别有效信号至异步有效信号同步电路。