[发明专利]FIFO装置及其方法有效
| 申请号： | 201210322132.7 | 申请日： | 2012-09-03 |
| 公开（公告）号： | CN103677732B | 公开（公告）日： | 2016-11-02 |
| 发明（设计）人： | 刘才勇;郭亮;王小港 | 申请（专利权）人： | 上海贝尔股份有限公司 |
| 主分类号： | G06F5/06 | 分类号： | G06F5/06 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 刘国伟 |
| 地址： | 201206 *** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | fifo 装置 及其 方法 | ||
1.一种装置，包括：
具有写端口和读端口的异步FIFO存储器；
能够产生格雷编码的写指针的第一计数器模块和能够产生格雷编码的读指针的第二计数器模块；
第一移位器和第二移位器中的至少一个，其中第一移位器能够通过对所述格雷编码的写指针施加第一延迟值而产生虚拟写指针，第二移位器能够通过对所述格雷编码的读指针施加第二延迟值而产生虚拟读指针；
第一比较器和第二比较器中的至少一个，其中第一比较器能够根据所述格雷编码的写指针和所述虚拟读指针的比较而输出‘满’指示物，第二比较器能够根据所述格雷编码的读指针和所述虚拟写指针的比较而输出‘空’指示物。
2.如权利要求1所述的装置，其特征在于，所述第一移位器或者第二移位器为桶形移位器。
3.如权利要求1所述的装置，其特征在于，所述第一移位器或者第二移位器为触发移位器。
4.如权利要求1所述的装置，其特征在于，所述第一延迟值不同于所述第二延迟值。
5.如权利要求1所述的装置，其特征在于，所述第一计数器模块和所述第一比较器处于同一个时钟域，所述第二计数器模块和第二比较器处于另一个时钟域。
6.如权利要求1所述的装置，其特征在于，所述装置由FPGA实现。
7.一种控制具有写端口和读端口的异步FIFO存储器的方法，包括以下步骤：
产生格雷编码的写指针；
产生格雷编码的读指针；
通过对所述格雷编码的读指针施加一延迟值而产生虚拟读指针；
根据所述格雷编码的写指针和所述虚拟读指针的比较而输出‘满’指示物。
8.如权利要求7所述的方法，其特征在于，在所述格雷编码的写指针等于所述虚拟读指针的情况下输出指示满状态的‘满’指示物。
9.如权利要求7所述的方法，其特征在于，在所述格雷编码的写指针不同于所述虚拟读指针的情况下输出指示非满状态的‘满’指示物。
10.一种控制具有写端口和读端口的异步FIFO存储器的方法，包括以下步骤：
产生格雷编码的写指针；
产生格雷编码的读指针；
通过对所述格雷编码的写指针施加一延迟值而产生虚拟写指针；
根据所述格雷编码的读指针和所述虚拟写指针的比较而输出‘空’指示物。
11.如权利要求10所述的方法，其特征在于，在所述格雷编码的读指针等于所述虚拟写指针的情况下输出指示空状态的‘空’指示物。
12.如权利要求10所述的方法，其特征在于，在所述格雷编码的读指针不同于所述虚拟写指针的情况下输出指示非空状态的‘空’指示物。
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