[发明专利]快闪存储器控制器、快闪存储器侦错方法

权利要求书

1.一种快闪存储器控制器，包括：

一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；

一状态单元，用以判断该快闪存储器控制器的状态；

一处理单元，连接该读写单元与该状态单元，用以控制该读写单元；以及

一辅助单元，连接一第一数据线、一第二数据线与该处理单元，用以接收并储存来自该处理单元的一字串，其中当该快闪存储器控制器完成写入数据传输后，该辅助单元通过该第一数据线与该第二数据线输出该字串。

2.根据权利要求1所述的快闪存储器控制器，其特征在于，当该快闪存储器控制器处于忙碌状态时，该状态单元输出一启动信号给该辅助单元。

3.根据权利要求1所述的快闪存储器控制器，其特征在于，当该辅助单元收到一休眠信号时，该辅助单元暂停运作。

4.根据权利要求1所述的快闪存储器控制器，其特征在于，该处理单元控制该读写单元的操作包含该处理单元指示该读写单元执行该写入指令。

5.根据权利要求1所述的快闪存储器控制器，其特征在于，该处理单元控制该读写单元的操作包含该处理单元指示该读写单元执行该读取指令。

6.根据权利要求1所述的快闪存储器控制器，其特征在于，一侦错单元接收器连接至该第一数据线与该第二数据线。

7.根据权利要求6所述的快闪存储器控制器，其特征在于，该侦错单元接收器系用以接收该字串。

8.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元通过该第一数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。

9.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元系以反相信号通过该第一数据线与该第二数据线输出该字串。

10.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元在该字串中加入同位核对码。

11.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元以一预设波特速率输出该字串至一侦错装置，并且该预设波特速率相异于该状态单元与一主控装置之间的传输速度。

12.根据权利要求1所述的快闪存储器控制器，其特征在于，该读写单元包括：

一快闪存储器存取状态机，用以从该快闪存储器读取一处理数据；以及

一静态随机存取存储器，用以储存该处理数据。

13.根据权利要求1所述的快闪存储器控制器，其特征在于，该完成写入数据传输系指完成在该第一数据线与该第二数据线的写入数据传输。

14.根据权利要求1所述的快闪存储器控制器，其特征在于，该第一数据线为DAT1，且该第二数据线为DAT2。

15.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元更连接一第三数据线，且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的写入数据传输是否完成。

16.根据权利要求15所述的快闪存储器控制器，其特征在于，该第三数据线为DAT0。

17.一种快闪存储器侦错方法，适用于具有一读写单元、一状态单元和一处理单元的一快闪存储器控制器与一快闪存储器，包括：

通过该快闪存储器控制器的一辅助单元接收并储存来自该处理单元的一字串；

通过该状态单元判断该快闪存储器控制器的状态；以及

当该快闪存储器控制器完成写入数据传输后，通过该辅助单元通过一第一数据线与一第二数据线输出该字串。

18.根据权利要求17所述的快闪存储器侦错方法，其特征在于，更包括：

当该快闪存储器控制器处于忙碌状态时，从该状态单元输出一启动信号给该辅助单元。

19.根据权利要求17所述的快闪存储器侦错方法，其特征在于，更包括：

当该辅助单元收到一休眠信号时，暂停该辅助单元的运作。

20.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该处理单元指示该读写单元执行该写入指令。