[发明专利]用于集成电路中选定晶体管性能提升的注入

说明书

技术领域

本发明一般地涉及集成电路，并且更具体地涉及通过使用注入而使得集成电路的选定晶体管的性能提升。

背景技术

基于关于预期工艺和晶体管性能建模的实验而利用晶体管特性的预期来设计集成电路。有时模型并不是完全精确的，因此集成电路可能不会像预期那样准确动作，或者在已经现场试验后可能会发现需要进一步的性能改变。由于初始掩模组的至少一些部分会无法使用，这会导致需要更换掩模组中的一个或多个掩模来改正已查明的问题。

因此，需要提供一种允许将晶体管特性改变为更需要的特性而不需要替换掉掩模组的所有或一些部分的技术。

附图说明

本发明通过实施例来描述而并不被附图限制，其中相同的参考标记代表类似的元件。图中的元件为简单清楚起见被描述而不需要按比例制图。

图1是根据实施方式的半导体器件的顶视图；

图2是半导体器件的有源区的第一部分的截面图；

图3是有源区的第二部分的截面图；

图4是有源区的第三部分的截面图；

图5是处于加工阶段的半导体器件的截面图；

图6是接着图5中示出的加工阶段的半导体器件的截面图；以及

图7是接着图6中示出的加工阶段的半导体器件的截面图。

具体实施方式

半导体器件在具有背景掺杂的阱中具有多个第一导电类型的晶体管。阱具有小于预定尺寸的沟道宽度，该阱中的晶体管被掺杂以减少那些晶体管的阈值电压和增加那些晶体管的驱动电流。尽管这可能会具有增加那些被注入晶体管泄漏的效果，但是由于具有最小晶体管并且接受这种注入的晶体管的数量可以是晶体管总体数目里的相对小的数量，因此总体的泄漏只被增加了很小的量。这可以被用于改善可能已经在制造中的现有设计的性能。通过附图和以下的描述可以更好的理解。

这里描述的半导体基底可以是任何半导体材料或材料的组合，例如砷化镓、锗硅、绝缘体上硅（SOI）、硅、单晶硅等及其组合。

图1中示出的是在半导体基底中具有阱12的半导体器件10，其中晶体管14、16、18、20、22、24和26形成在阱12中。晶体管14形成在有源区28中并且具有跨有源区28的栅极40。晶体管16形成在有源区30中并且具有跨有源区30的栅极42。晶体管18形成在有源区32中并且具有跨有源区32的栅极44。晶体管20形成在有源区34中并且具有跨有源区34的栅极46。晶体管22形成在有源区36中并且具有跨有源区36的栅极48。晶体管24形成在有源区38中并且具有跨有源区38的栅极50。晶体管26形成在有源区34中并且具有跨有源区34的栅极52。晶体管20和26共用相同的有源区，有源区34。晶体管14、16、18、20、22、24和26分别具有沟道宽度56、58、60、62、64、66和68，其大小不同。在图1中示出的沟道宽度66和62是最小的沟道宽度。有源区28、30、32、34、36和38被隔离区54包围。晶体管14、16、18、20、22、24和26是MOS晶体管，并且在该实施例中MOS晶体管的类型是P型并且因此可以称为P沟道晶体管。

图2示出的是图1示出的半导体器件10的截面2-2，其穿过晶体管20和26示出阱12中的有源区34、栅极46和52、晶体管20的源极/漏极47、晶体管20的源极/漏极49、晶体管26的源极/漏极51、晶体管26的源极/漏极53和有源区34的注入区69。注入区69被掺杂到一定水平以使其阈值电压的绝对值低于晶体管26的阈值电压的绝对值。

图3示出的是图1示出的半导体器件10的截面3-3，其穿过晶体管20示出以隔离区54为边界的有源区34。如图3所示，有源区34示出了晶体管20的沟道宽度。栅极46在截面3-3中延伸跨越有源区34并且在隔离区54上延伸。

图4示出的是图10示出的半导体器件10的截面4-4，其穿过晶体管26示出以隔离区54为边界的有源区34。图4中示出的有源区34示出了晶体管26的沟道宽度大于晶体管20的沟道宽度。栅极52延伸跨越有源区34并且在隔离区54上延伸。