[发明专利]一种基于FPGA的抗多位错误翻转RS码检错纠错系统

说明书

技术领域

本发明涉及一种检错纠错系统，特别涉及一种可以纠正基于SRAM的存储器多位错误翻转的基于FPGA的抗多位翻转RS码检错纠错系统。

背景技术

基于SRAM的存储器器件已经广泛应用于各类航天器件以及卫星上，但是由于太空中的高能粒子撞击以及电磁辐射等恶劣的环境，将导致基于SRAM的存储器件逻辑状态发生翻转：原来存储位的″0″变为″1″，或者″1″变为″0″，造成系统功能紊乱。而随着工艺尺寸进入纳米时代，芯片上晶体管的密度越来越高，密度的增高使得存储单元之间的距离逐渐减小，距离的减小意味着以上这种错误可能造成多个单元的状态发生错误的翻转，这就是多位错误翻转(Multiple Bits Up sets，MBUs)。美国NASA宇航局的JPL实验室通过一系列的试验发现：在Virtex-4(90nm)系列的FPGA中MBUs的发生概率几乎是Virtex-II(130nm)系列的3倍，是Virtex(220nm)系列的69倍，这证明了随着工艺尺寸的降低，FPGA中MBUs的发生概率会越来越高，而FPGA中包含大量的SRAM存储单元，它们对于尺寸的变化所导致的MBUs更为敏感。很多的辐射实验也表明存储器中MBUs与工艺密切相关，在90nm时，存储器中2位MBUs的发生概率约为60％，当工艺为65nm时，3位和4位MBUs的概率达到了45％，而且随着工艺进入亚微米量级(小于90mm)时，MBUs引起的错误翻转位数已经达到13位。

为了对抗存储器数据的多位错误翻转，有人发明了一种可用于大容量存储器的RS(256，252)码纠错译码芯片(公开号：CN 1773863A)。该纠错译码芯片的乘法和求逆运算运用查表和模加运算实现，由于是在GF(28)域，查表法需要大量的资源，以大量的面积获取速度，有些得不偿失；其次，没有考虑到当信息位无错码时，可以停止chien搜索，终止纠错，因为没必要纠错；再次，没有考虑到当错码个数大于纠错能力时，可以放弃纠错，因为会越纠越错；最后，没有系统的RS编码，RS码只有在数据编码之后才可以译码纠错，这个发明的芯片并不能做到即插即用。还有人发明了相似的一种基于FPGA的高速RS编译码器实现方法(CN 102122964A)，采用三级流水线实现译码，使用双时钟驱动，以及大量的常系数乘法器，这些方法虽然能在一定程度上提高速度，但是对于最重要的最耗资源的关键方程求解部分却未有改善，虽然将常数乘法器转换为纯组合逻辑的异或运算，但是多级的纯组合逻辑只会拖慢系统速度，大大影响系统的速度和性能，这并不适合实际的工程应用。

因而，设计一个能够从数据写入存储器之初就开始进行编码防护，直到从存储器读出数据时，再进行译码保护的、即插即用的、耗费资源少、效率较高的、可以用来加固容易发生多位错误翻转的存储器的检错纠错系统显得尤为必要，本发明基于FPGA的抗多位错误翻转RS码检错纠错系统就应运而生。

发明内容

本发明的目的在于，提供一种对存储器的多位错误翻转进行检错纠错的RS码检错纠错系统，使得写入存储器中的数据首先通过RS码检错纠错系统编码后存入存储器，当存储器遭受多位错误翻转时，RS码检错纠错系统能够通过译码将错误检测出来并纠正。