[发明专利]一种基于FPGA的抗多位错误翻转RS码检错纠错系统

权利要求书

1.一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，本发明包括：控制电路、编码器、存储器、译码器；其中译码器包括校验子计算电路、chien搜索电路、关键方程求解电路、错码个数计数电路、错误图样FIFO、纠错电路。

2.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的控制电路与编码器、译码器的错码个数计数电路、以及chien搜索电路相连接；控制数据的读写操作，以及根据错码个数计数电路的输出产生控制信号。

3.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的编码器采用以生成多项式g(x)为模的除法电路，利用线性反馈移位寄存器实现，用于对待保护数据进行编码产生相应的校验位；其中的乘g₀，g₁，g₂，...，g_2t-1运算采用常数乘法器实现。

4.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的存储器为SRAM型，用于存储待保护数据和相应的校验位，且校验位位于待保护信息数据后面。

5.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的校验子计算电路，采用Homer准则-嵌套的乘累加实现，校验子计算电路的乘法器采用加D触发器分割的常数乘法器实现，用于计算校验子S的值。

6.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的关键方程求解电路，采用改进的无逆BM迭代算法实现，用于计算错误位置多项式σ(x)和错误值多项式ω(x)的系数；关键方程求解电路的乘法运算采用基于弱对偶基的比特并行乘法器实现，关键方程求解电路的平方运算采用常规基实现；其中的改进的无逆的BM迭代算法采用反向时钟控制，即在时钟上升沿计算Δ^(k+1)，在时钟下降沿计算Λ^(k+1)，以便在求出Δ^(k+1)的值后，能够马上用于计算Λ^(k+1)。

7.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的chien搜索电路，乘法运算采用基于对偶基的比特并行乘法器实现，用于搜索使错误位置多项式σ(x)＝0的根。

8.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的错码个数计数电路，用于计数使错误位置多项式σ(x)＝0的根的个数，并根据错码情况向控制电路输出相应的信息。

9.按权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的错误图样FIFO，在FPGA上直接实现，用于把错误值计算模块计算出的错误值依次缓存到FPGA芯片的错误图样FIFO中。

10.按权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的错误值计算电路，采用Fomey算法实现，其中的有限域元素求逆和求幂运算，均采用查ROM表方法实现。

11.按权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的编码器和译码器均是在一片Xilinx Virtex-4系列器件XC4VLX15上实现的。