[发明专利]具有数据保留模式和数据处理模式的装置

说明书

技术领域

本申请涉及一种包括触发器（flip flop）并具有数据保留模式和数据处理模式的装置以及用于该装置的一种方法。

背景技术

基于触发器的寄存器被用在用于存储状态的多种电路中。为了减少这种电路的电流消耗，这种电路可包括电路对其执行所需的功能的数据处理模式。此外，这种装置或电路可包括中断装置的数据处理的所谓的数据保留方式或者睡眠或待机模式。在数据保留模式中，通常应当仅允许低静态漏电流。此外，需要确保在从数据保留模式变为数据处理模式后，装置（例如IC集成电路）可以立即继续进行数据处理，此外，对于用于这种装置的触发器，存储在触发器中的状态甚至在数据保留模式下均应予以保留。

已知的概念是在从数据处理模式变为数据保留模式之前，将寄存器的数据内容传输到其它存储电路，例如，集成寄存器文件或IC的SRAM（静态随机存取存储器）。这些其它存储电路在数据保留模式下保持连接到电源电压。当恢复数据处理模式时，这些数据内容被传回相关联的寄存器。这个概念在时间和复杂性上具有附加电路和显著增加的缺点。

其他概念提供特定的数据保留触发器，其针对待保存的每位包括一个额外的低漏锁存器（LLL）。在进入数据保留模式之前，触发器中存储的信息被传输至该低漏锁存器，并在恢复数据处理模式之前，被传回触发器。这能够在数据保留模式下使能触发器与电源电压的解耦，其中，LLL保留耦接至电源电压。这可以实现LLL仅消耗很少的漏电流。这是能够实现的，因为LLL不必遵守任何性能要求。这个概念对于实施低漏锁存器具有显著的面积和成本增加的缺点。

发明内容

本文所述的实施方式提供了包括触发器和控制电路的装置。触发器包括触发器数据输入端子和触发器时钟输入端子。控制电路包括控制电路数据输入端子和控制电路时钟输入端子。控制电路被配置为在装置的数据处理模式下将来自控制电路数据输入端子的引入数据信号路由至触发器数据输入端子，并将来自控制电路时钟输入端子的引入时钟信号路由至触发器时钟输入端子，并被配置为在装置的数据保留模式下独立于引入数据信号的值将第一给定固定信号值应用于触发器数据输入端子，并独立于引入时钟信号的值将第二给定固定信号值应用于触发器时钟输入端子。

在阅读完以下详细描述并在查看了附图之后，本领域的技术人员将理解其它特征和优点。

附图说明

附图元件并非一定彼此按比例缩放。相同的参考符号表示相应的类似部件。可组合各个所示的实施方式的特征，除非它们互相排斥。在附图中描绘了实施方式，并且详细描述如下。

图1示出了根据实施方式的装置的示意性框图。

图2示出了根据另一实施方式的装置的示意图。

图3示出了根据又一实施方式的装置的示意图。

图4示出了在图3中的装置的数据处理模式和数据保留模式之间切换的时序图。

图5示出了根据又一实施方式的装置的示意图。

图6示出了反相器和传输门的组合作为三态反相器（tristate inverter）的实施。

图7示出了NAND门和传输门的组合作为三态NAND的实施。

图8示出了根据实施方式的方法的流程图。

具体实施方式

图1示出了根据实施方式的装置100（或寄存器100）的示意性框图。装置100包括触发器102和控制电路104。触发器102包括触发器数据输入端子106和触发器时钟输入端子108a。控制电路104包括控制电路数据输入端子110和控制电路时钟输入端子112。控制电路104被配置为在装置100的数据处理模式下将来自其控制电路数据输入端子110的引入数据信号D路由至触发器数据输入端子106，并将来自其控制电路时钟输入端子112的引入时钟信号C路由至触发器时钟输入端子108a，并在装置100的数据保留模式下独立于引入数据信号D的值将第一给定固定信号值应用于触发器数据输入端子106。此外，控制电路104被配置为在装置100的数据保留模式下独立于引入时钟信号C的值将第二给定固定信号值应用于触发器时钟输入端子108a。

根据一些实施方式，第一给定固定信号值可等于第二给定固定信号值。

如本文中使用的术语“路由”是指路由的信号可以反相或不反相。换言之，控制电路104可以以反相型态或非反相型态在数据处理模式下在触发器102处提供引入数据信号D。