[发明专利]用于闪存器件的闪存控制器硬件架构无效
申请号: | 201210244914.3 | 申请日: | 2012-07-13 |
公开(公告)号: | CN103092782A | 公开(公告)日: | 2013-05-08 |
发明(设计)人: | 维奈·阿肖克·苏曼纳切;蒂莫西·W·斯瓦托什;帕米拉·S·亨普斯特德;杰克逊·L·埃利斯;迈克尔·S·希肯;马丁·S·德尔 | 申请(专利权)人: | LSI公司 |
主分类号: | G06F13/16 | 分类号: | G06F13/16 |
代理公司: | 北京康信知识产权代理有限责任公司 11240 | 代理人: | 余刚;吴孟秋 |
地址: | 美国加利*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 用于 闪存 器件 控制器 硬件 架构 | ||
1.一种闪存介质控制器,包括:
一个或多个专用数据传输路径;
一个或多个闪存通道控制器,耦接至所述一个或多个专用数据传输路径;以及
一个或多个闪存总线控制器,耦接至所述一个或多个闪存通道控制器。
2.根据权利要求1所述的闪存介质控制器,其中,所述闪存介质控制器实现包含执行与闪存库的交易所需的信息的上下文。
3.根据权利要求2所述的闪存介质控制器,其中,所述闪存介质控制器实现所述闪存库中每个逻辑单元的独立的上下文的链接列表。
4.根据权利要求1所述的闪存介质控制器,其中,所述闪存介质控制器被配置为从多个上下文链中提取上下文。
5.根据权利要求1所述的闪存介质控制器,还包括被配置为提供单个接口的消耗上下文管理器,在所述单个接口中,报告来自与所述闪存介质控制器相关联的所有逻辑单元的所有完成状态。
6.根据权利要求1所述的闪存介质控制器,其中,所述一个或多个闪存通道控制器均包括:裸片管理表,保持附加到所述闪存通道控制器的各个裸片的提取上下文的当前状态;以及上下文管理器,被配置为对由所述闪存介质控制器执行上下文进行管理。
7.根据权利要求1所述的闪存介质控制器,其中,在所述一个或多个闪存通道控制器的每一个中均支持全双工操作。
8.根据权利要求1所述的闪存介质控制器,其中,所述闪存介质控制器实现多个闪存通道,每个闪存通道均具有包括一个相应的专用数据传输路径的独立通道结构。
9.一种装置,包括:
至少两个专用数据传输路径;
至少两个闪存通道控制器,耦接至所述至少两个专用数据传输路径;以及
至少两个闪存总线控制器,耦接至所述至少两个闪存通道控制器。
10.根据权利要求9所述的装置,还包括对应于至少两个独立通道被配置的多个闪存存储器件。
11.根据权利要求10所述的装置,其中,所述装置包括片上系统。
12.根据权利要求9所述的装置,其中每个闪存交易均由上下文表示。
13.根据权利要求12所述的装置,其中,所述上下文包括一数据结构,该数据结构包含由所述装置执行与闪存库的交易或者将数据移动到系统缓冲器中的位置或从所述系统缓冲器中的位置移出所述数据所需的所有信息。
14.根据权利要求13所述的装置,其中,所述数据结构进一步被配置为对附接至所述装置的每一闪存单元提供上下文的链接列表。
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