[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其制造方法。

背景技术

场效应晶体管（FET）一直是用来制造专用集成电路芯片、静态随机存储器（SRAM）等产品的主导半导体器件。随着半导体器件的日趋小型化，FET短沟道效应愈发严重，受短沟道效应的影响，沟道内任何轻微的杂质变化均会引起FET的阈值电压（Vt）出现迁移，出现沟道内杂质变化的原因之一是由于离子注入形成源/漏极区后，源/漏极区的掺杂杂质横向扩散至FET的沟道区，是以导致FET阈值电压的迁移，进而影响FET的性能。

在现有FET制造工艺中，源/漏极区一般是在形成栅极侧墙后，以栅极以及两侧的偏移侧墙（offset spacer）和栅极侧墙作为屏蔽对半导体基底进行离子注入而形成的。基于此，为了避免源/漏极区的掺杂杂质横向扩散至FET的沟道区,现有技术中采用增加栅极侧壁厚度，以使得离子注入形成的源极区与漏极区之间的距离增大。但是由于增加了栅极侧壁的厚度，使得整体FET的体积变大，并且由于拉远了源极区与漏极区之间的距离，源漏极之间的串联电阻也会增加，进而影响了器件的性能。

发明内容

有鉴于此，本发明提供了一种半导体器件及其制造方法，以在避免源/漏极区的掺杂杂质横向扩散至沟道区的同时，减小器件的体积，并降低源漏极之间的串联电阻。

本发明所采用的技术手段如下：一种半导体器件的制造方法，包括：

提供待形成源/漏极区的半导体结构，所述半导体结构包括预定义有所述源/漏极区位置的半导体基底，以及形成在所述半导体基底上的栅极堆叠，且所述半导体基底具有第一导电类型的杂质；

利用干法刻蚀在所述预定义的源/漏极区位置刻蚀半导体基底以形成凹槽；

利用选择化学气相沉积在所述凹槽内表面形成具有第一导电类型杂质的衬垫层，所述衬垫层中所述第一导电类型杂质的浓度高于所述半导体基底中第一导电类型杂质的浓度；

干法刻蚀所述衬垫层，去除所述凹槽底部的衬垫层，以在所述凹槽的侧壁形成扩散阻挡层；

利用化学气相沉积在所述凹槽内填充掺杂有第二导电类型杂质的半导体层，并以所述半导体层作为源/漏极区。

进一步，提供待形成源/漏极区的半导体结构包括：

提供具有第一导电类型杂质的半导体基底，所述半导体基底预定义有栅极位置及源/漏极区位置；

在所述半导体基底上依次形成绝缘层、多晶硅层及硬掩膜层；

在所述硬掩膜层上形成仅覆盖所述预定义的栅极位置的图案化光刻胶层，并以所述图案化光刻胶层刻蚀图案化所述硬掩膜层；

以图案化的所述硬掩膜层作为屏蔽，依次刻蚀所述多晶硅层及绝缘层，在所述半导体基底上形成栅绝缘层和栅极；

在所述半导体基底表面沉积第一介质层，并干法刻蚀所述第一介质层，以在所述栅绝缘层及栅极两侧形成偏移侧壁；

以所述栅极和偏移侧壁作为屏蔽对所述半导体基底进行离子注入，形成轻掺杂源/漏区；

在所述半导体基底表面沉积第二介质层，并干法刻蚀所述第二介质层，以在所述偏移侧壁表面形成栅极侧壁。

进一步，所述第一导电类型为P型导电，所述第二导电类型为N型导电，所述第一导电类型杂质为硼、铟或钛中的一种或两种及以上的组合；或者，

所述第一导电类型为N型导电，所述第二导电类型为P型导电，所述第一导电类型杂质为磷或砷，或者为二者组合。

本发明还提供了一种半导体器件，包括：包含第一导电类型杂质的半导体基底以及在所述半导体基底上形成的栅极堆叠，其特征在于，在所述栅极堆叠两侧的半导体基底中形成有具有第二导电类型杂质的源/漏极区，且在每个所述源/漏极区的两侧形成有扩散阻挡层；所述扩散阻挡层具有第一导电类型杂质且杂质浓度高于所述半导体基底的第一导电类型杂质浓度。

进一步，所述栅极堆叠包括形成于半导体基底上的栅介质层、位于所述栅介质层上的栅极、位于所述栅介质层和栅极两侧的偏移侧壁以及位于所述偏移侧壁表面的栅极侧壁；

所述半导体基底还包括位于栅极两侧、偏移侧壁及栅极侧壁底部半导体基底中的轻掺杂源/漏区。

进一步，所述第一导电类型为P型导电，所述第二导电类型为N型导电，所述第一导电类型杂质为硼、铟或钛中的一种或两种及以上的组合；或者，

所述第一导电类型为N型导电，所述第二导电类型为P型导电，所述第一导电类型杂质为磷或砷，或者为二者组合。