[发明专利]通过去除沉积在掩模的空白上的膜来减少掩模重叠误差

说明书

技术领域

本发明涉及半导体领域，更具体地，本发明涉及一种通过去除沉积在掩模的空白上的膜来减少掩模重叠误差。

背景技术

半导体集成电路(IC)工业经历了快速发展。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小的同时，功能密度(即，每芯片面积互连器件的数量)通常增加。按比例缩小工艺通常通过增加生产效率并且降低相关成本提供益处。这样的按比例缩小还增加了工艺和制造IC的复杂性，并且对于将被实现的这些优点，需要IC制造中的类似发展。

例如，随着器件尺寸缩小，掩模重叠日益变得重要。IC通常通过使用光刻掩模组对半导体晶圆上的部件进行分层来装配。该组中的每个掩模都具有通过透射或反射区域形成的图案。在光刻曝光期间，在将光刻胶涂层施加在晶圆上之前，诸如超紫外线光的辐射穿过掩模或反射离开掩模。掩模将图案转印到光刻胶上，然后被选择性地去除以暴露图案。然后，晶圆经过利用剩余光刻胶的形状在晶圆上产生电路部件的工艺步骤。当工艺步骤完成时，光刻胶被重新应用并且使用下一个掩模曝光晶圆。以此方式，部件被分层，以产生最终电路。

不管掩模是否没有误差，如果所有或部分掩模不适当地对准，则得到的部件可能不与结合层正确地对准。这可能导致降低的器件性能或整个器件故障。对准误差导致的一个结果是掩模应力。应力可能导致掩模翘曲，影响部件布置并且产生不能由传统对准技术解决的层重叠误差。翘曲的幅度是所关心的问题，但是掩模之间的翘曲差异还造成了重叠误差。为此，量化跨过组中的掩模的应力是有益的。翘曲仍然可能发生，但是效果在掩模之间并由此在电路层之间更加一致。从而，将造成翘曲的因素同步的方法具有显著减少重叠误差并且改进产量的潜力。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种用于掩模设计的方法，所述方法包括：创建掩模设计数据库，其中，所述掩模设计数据库对应于掩模并包含框架区域和包括有一个或多个管芯的管芯区域；识别所述框架区域内的一个或多个基准部件；识别所述框架区域内的空闲框架区域，其中，所述空闲框架区域排除所述一个或多个基准部件，并且所述空闲框架区域具有一密度；基于参考掩模设计的参考空闲框架区域确定用于所述空闲框架区域的参考密度，其中，所述参考掩模设计对应于参考掩模，并且所述掩模被配置成与所述参考掩模对准；修改所述掩模设计数据库的所述空闲框架区域，使得所述掩模设计数据库的所述空闲框架区域的密度对应于所述参考密度；以及提供修改后的掩模设计数据库。

在所述方法中，创建所述掩模设计数据库包括：接收对应于管芯的管芯数据库；创建所述掩模设计数据库；表征所述掩模设计数据库内的所述管芯区域；在所述掩模设计数据库中例示设置在所述管芯区域内的管芯的一个或多个实例；表征所述掩模设计数据库内的所述框架区域；在所述掩模设计数据库内例示设置在所述框架区域内的一个或多个基准部件。

在所述方法中，基于所述参考掩模设计的所述参考空闲框架区域确定用于所述空闲框架区域的参考密度，包括：接收具有框架区域的所述参考掩模设计；识别所述参考掩模设计的所述框架区域内的所述参考空闲框架区域，所述参考空闲框架区域对应于所述掩模设计数据库的所述空闲框架区域；以及基于所述参考空闲框架区域确定所述参考密度。

在所述方法中，所述参考密度被配置成减少掩模翘曲。

在所述方法中，进一步包括：识别邻近所述一个或多个基准部件设置的一个或多个填充区域，其中，所述空闲框架区域进一步排除所述一个或多个填充区域。

在所述方法中，进一步包括：识别被配置成减少掩模翘曲的一个或多个填充区域，其中，所述空闲框架区域进一步排除所述一个或多个填充区域。

在所述方法中，第三掩模具有包含第三掩模基准部件的框架区域，所述方法进一步包括：识别对应于所述第三掩模基准部件的填充区域，其中，所述空闲框架区域进一步排除所述填充区域。